當(dāng)關(guān)斷引腳 SHDN 為邏輯高電平時(shí)，差分輸出 A 和 B 跟隨數(shù)據(jù)輸入 D 的邏輯狀態(tài)。當(dāng) D 為低電平時(shí)，輸出狀態(tài)反轉(zhuǎn)，B 變?yōu)楦唠娖剑珹 變?yōu)榈碗娖?，V_OD 是負(fù)數(shù)。D 處的邏輯高電平導(dǎo)致一段時(shí)間內(nèi) A 變?yōu)楦唠娖剑珺 變?yōu)榈碗娖?。在這種情況下，在 t_{device-auto-dir} 時(shí)間段內(nèi)通過 V_OD = V_A – V_B 公式計(jì)算的差分輸出電壓為正。在這之后，驅(qū)動器關(guān)閉、接收器啟用。通過將 SHDN 和 RE 引腳連接到邏輯高電平并使用數(shù)據(jù)輸入引腳 D 控制驅(qū)動器和接收器、該器件可用于自動方向模式。這可以減少操作器件所需的 GPIO 引腳或隔離通道的數(shù)量。有關(guān)更多詳細(xì)信息，請參閱表 8-1和表 8-2。

當(dāng) SHDN 為低電平時(shí)，驅(qū)動器和接收器均關(guān)閉，該器件處于關(guān)斷模式。在這種情況下，與 D 處的邏輯狀態(tài)無關(guān)。SHDN 引腳有一個(gè)內(nèi)部上拉電阻接 VCC。因此，當(dāng)處于開路時(shí)，驅(qū)動器的狀態(tài)取決于 D 引腳的狀態(tài)。D 引腳有一個(gè)內(nèi)部上拉電阻接 V_CC。因此，當(dāng)驅(qū)動器在 t_{device-auto-dir} 時(shí)間段啟用時(shí)，在禁用前保持開路。

當(dāng)接收器使能引腳 RE 為邏輯低電平時(shí)，接收器被啟用。當(dāng)差分輸入電壓（定義為 V_ID = V_A –V_B）為正并且高于正輸入閾值 V_IT+ 時(shí)，接收器輸出 R 變?yōu)楦唠娖?。?dāng) V_ID 為負(fù)并且低于負(fù)輸入閾值 V_IT- 時(shí)，接收器輸出 R 變?yōu)榈碗娖?。如?V_ID 介于 V_IT+ 和 V_IT- 之間，則輸出是不確定的。

當(dāng) RE 為邏輯高電平或保持開路且 D 輸入為邏輯低電平時(shí)，接收器輸出為高阻抗，并且與 V_ID 的幅度和極性無關(guān)。當(dāng)收發(fā)器與總線斷開（開路）、總線線路短路（短路）或未對總線進(jìn)行有源驅(qū)動（空閑總線）時(shí)，接收器輸入的內(nèi)部偏置會導(dǎo)致輸出失效防護(hù)高電平。

當(dāng) RE 為邏輯高電平或保持開路并且 D 輸入從邏輯低電平切換到邏輯高電平時(shí)，接收器輸出在 t_{device-auto-dir} 的持續(xù)時(shí)間內(nèi)為高阻抗。在 t_{device-auto-dir} 時(shí)間段之后，接收器將打開，并根據(jù)差動總線輸入電壓輸出邏輯高電平或低電平。