當(dāng)?shù)蛡?cè)電源 (VDD2) 開啟時(shí)，開漏輸出以高阻抗?fàn)顟B(tài)（高阻態(tài)）上電。上電后，如果高側(cè)還未正常運(yùn)行，輸出會主動拉至低電平。這種情況在低側(cè)啟動時(shí)間加上高側(cè)故障檢測延遲時(shí)間 (t_LS,STA + t_HS,FLT) 之后發(fā)生，如圖 6-5 所示。類似地，如果正常工作期間高側(cè)電源電壓降至欠壓閾值 (VDD1_UV) 以下并且持續(xù)時(shí)間超過高側(cè)故障檢測延遲時(shí)間，則開漏輸出被拉至低電平，如圖 6-8 所述。此延遲讓系統(tǒng)能夠在高側(cè)電源缺失時(shí)可靠地關(guān)斷。

比較器高側(cè)和低側(cè)之間的通信具有一定的延遲，即高側(cè)消隱時(shí)間（t_HS,BLK，在高壓側(cè)實(shí)現(xiàn)的時(shí)間常數(shù)），以便 REF 引腳的電壓能夠建立，同時(shí)避免在上電期間意外切換比較器輸出。

圖 6-5 至圖 6-10 展示了典型的上電和斷電情況。

在圖 6-5 中，低側(cè)電源 (VDD2) 開啟，但高側(cè)電源 (VDD1) 保持關(guān)閉。輸出以高阻態(tài)上電。經(jīng)過 t_{HS, FLT} 后，OUT 被拉至低電平，指示高側(cè)出現(xiàn)無電源故障。

在圖 6-6 中，高側(cè)電源 (VDD1) 在低側(cè)電源 (VDD2) 開啟很長時(shí)間后開啟。輸出最初處于低電平有效狀態(tài)；請參閱圖 6-5。在高側(cè)電源啟用后，需要保持一段時(shí)間 (t_{HS, STA} + t_{HS, BLK})，器件才會正常運(yùn)行，并且輸出會反映比較器的當(dāng)前狀態(tài)。

圖 6-5 VDD2 開啟且 VDD1 保持關(guān)閉

圖 6-6 VDD2 保持開啟；VDD1 開啟
（長延遲）

在圖 6-7 中，低側(cè)電源 (VDD2) 開啟，然后在短暫延遲后，高側(cè)電源 (VDD1) 開啟。輸出最初處于高阻態(tài)。高側(cè)故障檢測延遲 (t_HS,FLT) 短于高側(cè)消隱時(shí)間 (t_HS,BLK)，因此在經(jīng)過 t_HS,FLT 后，輸出被拉至低電平，指示高側(cè)還未正常工作。經(jīng)過高側(cè)消隱時(shí)間 (t_HS,BLK) 后，器件才會正常運(yùn)行，并且輸出會反映比較器的當(dāng)前狀態(tài)。

在圖 6-8 中，高側(cè)電源 (VDD1) 關(guān)閉，接著低側(cè)電源 (VDD2) 關(guān)閉。經(jīng)過高側(cè)故障檢測延遲時(shí)間 (t_HS,FLT) 后，輸出主動拉至低電平。一旦 VDD2 降至 VDD2_UV 閾值以下，輸出便會進(jìn)入高阻態(tài)。

圖 6-7 VDD2 和 VDD1 先后開啟
（短暫延遲）

圖 6-8 VDD1 和 VDD2 先后關(guān)閉

在圖 6-9 中，低側(cè)電源 (VDD2) 會在高側(cè)完全上電后（VDD1 與 VDD2 之間的延遲大于 (t_HS,STA + t_HS,BLK)）開啟。輸出以高阻態(tài)啟動。經(jīng)過低側(cè)啟動時(shí)間 (t_LS,STA) 后，器件會進(jìn)入正常工作狀態(tài)。

在圖 6-10 中，低側(cè)電源 (VDD2) 會關(guān)閉，接著高側(cè)電源 (VDD1) 會關(guān)閉。一旦 VDD2 降至 VDD2_UV 閾值以下，輸出會進(jìn)入高阻態(tài)。

圖 6-9 VDD1 和 VDD2 先后開啟
（長延遲）

圖 6-10 VDD2 和 VDD1 先后關(guān)閉