使用以下建議實(shí)現(xiàn)輸出電流的納秒級(jí)上升時(shí)間。對(duì)于需要寬松瞬態(tài)性能的直流應(yīng)用和其他應(yīng)用，布局指南可能會(huì)略有偏離。
- RSNUB 和 CSNUB 的放置：
- 將 RSNUB 和 CSNUB 放置在盡可能靠近器件的位置。
- 緩沖器路徑中的任何寄生串聯(lián)電感都會(huì)降低緩沖器的效率。使用低電感元件來提高效率。
- 在 IOUT 和 PGND 引腳的任一側(cè)添加兩個(gè)緩沖電路（請(qǐng)參閱圖 7-4）。
- 電容器組放置：
- 需要一個(gè)電容器組來為 VLD 和 PVDD 電源引腳提供快速瞬態(tài)電流。
- 盡可能靠近 VLD 和 PVDD 引腳放置電容器組。
- 電容器組通常包含一個(gè)低 ESL 電容器，作為最靠近引腳的第一個(gè)電容器。
- PVDD 與 AVDD 之間的連接：
- PVDD 和 AVDD 必須采用星型連接。添加串聯(lián)鐵氧體磁珠和窄布線，有助于最大限度降低兩個(gè)引腳之間的高頻噪聲和干擾。兩個(gè)電源必須處于相同的電勢(shì)。
- 每個(gè)電源必須具有專用的去耦電容器，以提供足夠的瞬態(tài)電流。
- LVDS 引腳的 EP 和 EN 布線：
- 以差分方式進(jìn)行 EP 和 EN 布線，并使用 100Ω 電阻進(jìn)行端接。差分布線可提高信號(hào)完整性并降低電磁干擾 (EMI)。
- IOUT 跡線設(shè)計(jì)：
- CBANK、VLD、LOAD、IOUT 和 PGND 必須形成一個(gè)緊密環(huán)路以降低跡線電感的影響。
- IOUT 跡線必須具有厚覆銅以有效處理大電流并減少跡線電感。
- 在無法最小化環(huán)路的情況下，將 VLD CBANK 的 to 和 return 部分的線路布置到彼此之上。此布線通過使用 PCB 的頂層和第二層沿相反方向承載電流來實(shí)現(xiàn)。這種布局技術(shù)可以減少共源電感（另請(qǐng)參閱圖 7-7）。
- 熱性能
- 在 IOUT 和 PGND 引腳下方放置散熱過孔以高效地散熱。
- PCB 底層的散熱平面可用作有效的散熱器；但是添加平面或散熱器會(huì)增加 IOUT 上的電容。電容的這種增加會(huì)導(dǎo)致 IOUT 脈沖中的過沖增加。
- 如果不希望出現(xiàn)過沖，請(qǐng)適當(dāng)調(diào)整緩沖器或增大串聯(lián)阻尼電阻 RDAMP。