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ZHCSY00C March 2025 – November 2025 TPS7H4102-SEP , TPS7H4104-SEP

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8.3.4.2 序列上升/下降 (EN_SEQ)

在多通道穩(wěn)壓器系統(tǒng)中，通常需要對通道進行定序上電和反向下電。TPS7H4104 包括定序上電（從 CH1 至 CH4）和反向斷電（CH4 至 CH1），具有固定的導通/關斷閾值，以便于使用。序列上升與序列下降僅在所用通道獨立運行情況下方屬有效。這意味著，該等通道無法交錯，以便進行適當的序列上升與序列下降操作。

注： TPS7H4102 不提供序列上升/下降功能。

導通閾值通常為 V_REFx 的 87.4%（VSNSx 為 524mV），關斷閾值通常為 V_REFx 的 15.4%（VSNSx 為 92.28mV）。

注：用 V_REFx 的百分比（或比例）表示開啟/關閉電壓，但當反饋環(huán)路關閉時，V_OUTx 是 V_REFX 的放大版本。因此，該比例與 V_OUTx 的百分比相等效。

所有通道（ENx=邏輯高電平）的典型序列上升/下降如圖 8-3 所示。序列上升/下降期間，會跳過 ENx 邏輯低電平的通道。由于內部序列上升/下降邏輯利用 ENx 處的邏輯電壓電平來確定時序控制期間是否使用相應通道，因此，在 EN_SEQ 引腳發(fā)送邏輯序列命令之前，務必確保該等引腳具有穩(wěn)定的邏輯值。EN_SEQ 的邏輯電平是輸入電壓 (VIN) 的函數，如下所示：

V_{EN_SEQ_RISING} (V) >80% x VIN (V)
V_{EN_SEQ_FALLING} (V) < 17% x VIN (V)
開路 = 不進行時序控制
- 這種情況下，CHx 的開啟/關閉遵循單獨的 ENx 邏輯電平。

SEQ_EN 的邏輯真值表如表 8-3 所示。

注：為確保正常運行，V_{EN_SEQ} 上升時間與下降時間必須大于或等于 100ns。當未使用 EN_SEQ（EN_SEQ = 開路）且 SYNC 由外部驅動時，需要在 EN_SEQ 和 GND 之間使用至少 100pF 電容。在內部，EN_SEQ 使用兩個 200kΩ（典型值）的電阻分壓器進行偏置并進行串聯(lián)。該阻抗與電容會產生延遲，從而可能影響系統(tǒng)啟動時間。有關更多詳細信息，請參閱圖 8-4?？梢允褂?a xmlns:opentopic="http://www.idiominc.com/opentopic" class="xref" href="#GUID-ABF2AE42-F485-4A38-9255-4035CA6AEC6A">方程式 14 計算由于該電容器造成的延遲

定序器邏輯與本地故障不同步。故障可分類成：

局部故障：僅影響特定通道 (x) 的故障或信號，例如：
- ENx
- 過流
- 過壓
- 欠壓
全局故障：同時影響所有通道的故障，例如：
- 熱關斷
- PVIN UVLO
- VIN UVLO

某個通道 (x) 檢測到局部故障后，該通道會做出相應反應，不會影響其他任何通道。例如，在一個完整的順序上升過程中，通道 1 檢測到硬短路（或過流事件），這時，V_OUT1 會降至穩(wěn)壓范圍以外，短路情況消除以后，會恢復相應電壓調節(jié)。該行為不會與任何其他通道耦合。

全局故障期間，所有通道均處于禁用狀態(tài)，開關節(jié)點進入高阻抗模式。故障排除后，并且假定 EN_SEQ 與所有所需 ENx 均為邏輯高電平狀態(tài)，期間會啟動序列上升。

圖 8-3 序列上升/下降

A. 在該圖中，假定在發(fā)送 EN_SEQ 邏輯命令以前，所有 ENx 均為邏輯高電平 (V_ENx > V_{ENx_RISING(MAX)}) 。

表 8-3 EN_SEQ 真值表

案例編號	EN_SEQ^⁽¹⁾	EN1^⁽²⁾	EN2^⁽²⁾	EN3^⁽²⁾	EN4^⁽²⁾	序列上升順序	序列下降順序
1	斷開^⁽³⁾	本地	本地	本地	本地	無	無
2	↑↓^⁽⁴⁾^⁽⁵⁾	0	0	1	1	3→4	4→3
3	↑↓^⁽⁴⁾^⁽⁵⁾	0	1	0	1	2→4	4→2
4	↑↓^{⁽⁴⁾^⁽⁵⁾}	0	1	1	0	2→3	3→2
5	↑↓^⁽⁴⁾^⁽⁵⁾	0	1	1	1	2→3→4	4→3→2
6	↑↓^⁽⁴⁾^⁽⁵⁾	1	0	0	1	1→4	4→1
7	↑↓^⁽⁴⁾^⁽⁵⁾	1	0	1	0	1→3	3→1
8	↑↓^⁽⁴⁾^⁽⁵⁾	1	0	1	1	1→3→4	4→3→1
9	↑↓^⁽⁴⁾^⁽⁵⁾	1	1	0	0	1→2	2→1
10	↑↓^⁽⁴⁾^⁽⁵⁾	1	1	0	1	1→2→4	4→2→1
11	↑↓^⁽⁴⁾^⁽⁵⁾	1	1	1	0	1→2→3	3→2→1
12	↑↓^⁽⁴⁾^⁽⁵⁾	1	1	1	1	1→2→3→4	4→3→2→1

(1) 0 = V_{EN_SEQ} < V_{EN_SEQ_FALLING(MIN)}; 1 = V_{EN_SEQ} > V_{EN_SEQ_RISING(MAX)}

(2) 0 = V_ENx < V_{ENx_FALLING(MIN)}; 1 = V_ENx > V_{ENx_RISING(MAX)}

(3) 當 EN_SEQ 為高阻抗時，所有通道會根據本地 ENx 邏輯輸入電壓開啟/關閉。

(4) 為確保正常運行，建議在 EN_SEQ 引腳發(fā)送邏輯序列命令以前，ENx 具有穩(wěn)定的邏輯值。

(5) 規(guī)定 V_{SEQ_EN} 的上升和下降時間 ≥100ns。

TPS7H4104-SEP TPS7H4102-SEP EN_SEQ 上的內部標稱阻抗

圖 8-4 EN_SEQ 上的內部標稱阻抗

方程式 14.

t_{D E L A Y} (s) \approx 100 k ? \times C_{E N_S E Q} (F) \times 1.61