2 建議電路的原理

建議的解決方案利用 EN 邏輯閾值電壓的特殊功能，如表 2-1 所示：

• 當(dāng) V_IN > 1.8V 或 V_OUT > 2.2V 時(shí)， EN 邏輯高電平閾值 V_{EN_H} 為 1.2V。
• 器件開(kāi)始運(yùn)行后，典型的 EN 邏輯低電平閾值 V_{EN_L} 通常為 0.42V，最小值為 0.35V，最大值為 0.42V

圖 2-1 展示了建議解決方案的簡(jiǎn)化原理圖。工作原理詳述如下：

• 開(kāi)始時(shí)，器件 V_IN < 1.7V 且 V_OUT = 0V。器件關(guān)斷并斷開(kāi) VIN 和 VOUT 的連接。NMOS Q1 關(guān)斷，EN 引腳上的電壓 V_EN 等于 V_IN。
• 當(dāng) V_IN 增加至高于典型值 1.7V（最大值 1.8V），并且 EN 電壓高于邏輯高電平閾值時(shí)，器件開(kāi)始運(yùn)行。EN 邏輯高電平閾值通常為 0.95V，最大值為 1.2V。當(dāng) V_EN = V_IN > 1.7V 時(shí)，器件將開(kāi)始軟啟動(dòng)過(guò)程。在軟啟動(dòng)過(guò)程中，該器件最初對(duì) V_OUT 進(jìn)行預(yù)充電，使其接近 V_IN，然后轉(zhuǎn)為將輸出升至更高的電壓。
• V_OUT 變?yōu)楦哂?2.2V 后，VIN 引腳的 UVLO 值更改為典型值 0.4V，EN 邏輯低電平閾值更改為 0.42V。由于 R5、R6 和 C2，Q1 柵極電壓仍然過(guò)低而無(wú)法導(dǎo)通，V_EN 仍等于 V_IN。
• 在 V_OUT 滑行至設(shè)置值并且 Q1 導(dǎo)通后，EN 引腳上的電壓由Equation1 定義。
  Equation1.
• 如果 VIN 下降并導(dǎo)致 V_EN 低于典型值 0.42V，器件將關(guān)斷。V_OUT 由負(fù)載放電。Q1 關(guān)斷后，V_EN 將再次等于 VIN。但是，如果 V_IN < 1.7V，器件將保持關(guān)閉。

圖 2-1 建議電路的原理圖

根據(jù)前面的分析，此方法設(shè)置的 UVLO 值必須低于 1.7V。

R5、R6 和 C2 的功能是在 VOUT 就緒前使 Q1 保持關(guān)斷狀態(tài)。但在輸出電壓穩(wěn)定在設(shè)置電壓后，Q1 必須導(dǎo)通。穩(wěn)定條件下的柵源電壓由Equation2 定義，該電壓應(yīng)比 MOSFET 柵源閾值電壓高 10%，以實(shí)現(xiàn)設(shè)計(jì)裕度。

Equation2.

其中

• V_GS(th) 是 MOSFET 的柵源閾值電壓
• V_OUT 是輸出電壓的設(shè)置值

R5、R6 和 C2 的時(shí)間常數(shù)由Equation3 定義，建議為器件的啟動(dòng)時(shí)間 - 700μs（典型值）。

Equation3.

圖 2-2 顯示了通過(guò)外部控制邏輯引腳關(guān)斷升壓轉(zhuǎn)換器的方法。如果 CTRL 為高電平，器件將關(guān)斷；如果 CTRL 為低電平，器件將由建議的電路控制。如果 CTRL 信號(hào)可以支持開(kāi)漏輸出，即可直接連接到 EN 引腳。然后在 CTRL 低電平邏輯時(shí)升壓會(huì)關(guān)閉，這由 CTRL 開(kāi)漏上的建議電路控制。

圖 2-2 使用 I/O 關(guān)斷建議電路的方法

假設(shè)輸出電壓設(shè)置為 5V，新的 UVLO 電壓為 1.2V，以下過(guò)程詳細(xì)介紹了建議電路的元件設(shè)計(jì)：

• 將 R3 設(shè)為 1MΩ，根據(jù)Equation1，R4 將為 538kΩ?？紤]到表 2-1 中的閾值變化，新的 UVLO 值將具有 1V 的最小值和 1.29V 的最大值。
• 選擇 CSD13381F4 作為 Q1，其柵源閾值電壓 V_GS(th) 的典型值為 0.85V，室溫下的最小值為 0.65V，最大值為 1.1V?？紤]到 V_{GS (TH)} 過(guò)熱的變化，柵源電壓必須高于 1.2V 才能安全地導(dǎo)通 MOSFET。選擇 1MΩ R5，根據(jù)Equation2，R6 將為 359kΩ。
• 將 R5、R6 和 C2 的時(shí)間常數(shù)選為 700μs（TPS61022 啟動(dòng)時(shí)間），根據(jù)Equation3，C2 將為 2.6nF。

圖 2-3 顯示了外部元件的值。

圖 2-3 建議電路的元件值