表 3-1 展示了基準(zhǔn)測試結(jié)果小于計算結(jié)果。能夠造成這種影響的因素是高側(cè) FET 導(dǎo)通時間。雖然在 D-CAP 控制中一旦 Vin 和 Vout 固定了，此值就固定了，但內(nèi)部電路的非理想特性無法使其與計算值精確匹配。不同的高側(cè) FET 導(dǎo)通時間會使電感器電流上升到與估計值不同的峰值，也會導(dǎo)致不同的輸出電壓紋波。

圖 3-8 展示了測試中真實的高側(cè) FET 導(dǎo)通時間。計算出的高側(cè) FET 導(dǎo)通時間約為 417ns，而實際測試顯示為 410ns。高側(cè) FET 導(dǎo)通時間的這種收縮會使輸出電壓紋波小于計算值，這與表 3-1 中所示的趨勢相匹配。

圖 3-8 0A 負(fù)載下測試的真實高側(cè) FET 導(dǎo)通時間