產(chǎn)品詳情

Sample rate (max) (Msps) 1600 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Space Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57.4 ENOB (Bits) 9 SFDR (dB) 64 Operating temperature range (°C) -55 to 125 Input buffer Yes Radiation, TID (typ) (krad) 30 Radiation, SEL (MeV·cm2/mg) 43
Sample rate (max) (Msps) 1600 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Space Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57.4 ENOB (Bits) 9 SFDR (dB) 64 Operating temperature range (°C) -55 to 125 Input buffer Yes Radiation, TID (typ) (krad) 30 Radiation, SEL (MeV·cm2/mg) 43
FCCSP (ALR) 144 100 mm2 10 x 10
  • 輻射耐受性：
    • 電離輻射總劑量 (TID)：30krad (Si)
    • 單粒子鎖定 (SEL)：43MeV-cm2/mg
    • 單粒子翻轉 (SEU) 抗擾度寄存器
  • 增強型航天塑料（航天 EP）：
    • 符合 ASTM E595 釋氣規(guī)格要求
    • 供應商項目圖 (VID) V62/22610
    • 溫度范圍：-55°C 至 125°C
    • 一個制造、封裝和測試基地
    • 晶圓批次可追溯性
    • 延長了產(chǎn)品生命周期
    • 延長了產(chǎn)品變更通知周期
  • ADC 內核：
    • 分辨率：12 位
    • 最大采樣率：1.6GSPS
    • 非交錯式架構
    • 內部抖動可減少高次諧波
  • 性能規(guī)格 (–1dBFS)：
    • SNR (100MHz)：57.4dBFS
    • ENOB (100MHz)：9.1 位
    • SFDR (100MHz)：64dBc
    • 本底噪聲 (–20 BFS)：–147dBFS
  • 滿量程輸入電壓：800mVPP-DIFF
  • 全功率輸入帶寬：6GHz
  • JESD204C 串行數(shù)據(jù)接口：
    • 總共支持 2 至 8 個串行器/解串器通道
    • 最大波特率：17.16Gbps
    • 64B/66B 和 8B/10B 編碼模式
    • 子類 1 支持確定性延遲
    • 與 JESD204B 接收器兼容
  • 可選的內部采樣時鐘生成
    • 內部 PLL 和 VCO (7.2–8.2GHz)
  • SYSREF 窗口可簡化同步
  • 四個時鐘輸出可簡化系統(tǒng)時鐘
    • FPGA 或相鄰 ADC 的參考時鐘
    • 串行器/解串器收發(fā)器的參考時鐘
  • 脈沖系統(tǒng)的時間戳輸入和輸出
  • 功耗 (1GSPS)：1.9W
  • 電源：1.1V、1.9V
  • 輻射耐受性：
    • 電離輻射總劑量 (TID)：30krad (Si)
    • 單粒子鎖定 (SEL)：43MeV-cm2/mg
    • 單粒子翻轉 (SEU) 抗擾度寄存器
  • 增強型航天塑料（航天 EP）：
    • 符合 ASTM E595 釋氣規(guī)格要求
    • 供應商項目圖 (VID) V62/22610
    • 溫度范圍：-55°C 至 125°C
    • 一個制造、封裝和測試基地
    • 晶圓批次可追溯性
    • 延長了產(chǎn)品生命周期
    • 延長了產(chǎn)品變更通知周期
  • ADC 內核：
    • 分辨率：12 位
    • 最大采樣率：1.6GSPS
    • 非交錯式架構
    • 內部抖動可減少高次諧波
  • 性能規(guī)格 (–1dBFS)：
    • SNR (100MHz)：57.4dBFS
    • ENOB (100MHz)：9.1 位
    • SFDR (100MHz)：64dBc
    • 本底噪聲 (–20 BFS)：–147dBFS
  • 滿量程輸入電壓：800mVPP-DIFF
  • 全功率輸入帶寬：6GHz
  • JESD204C 串行數(shù)據(jù)接口：
    • 總共支持 2 至 8 個串行器/解串器通道
    • 最大波特率：17.16Gbps
    • 64B/66B 和 8B/10B 編碼模式
    • 子類 1 支持確定性延遲
    • 與 JESD204B 接收器兼容
  • 可選的內部采樣時鐘生成
    • 內部 PLL 和 VCO (7.2–8.2GHz)
  • SYSREF 窗口可簡化同步
  • 四個時鐘輸出可簡化系統(tǒng)時鐘
    • FPGA 或相鄰 ADC 的參考時鐘
    • 串行器/解串器收發(fā)器的參考時鐘
  • 脈沖系統(tǒng)的時間戳輸入和輸出
  • 功耗 (1GSPS)：1.9W
  • 電源：1.1V、1.9V

ADC12QJ1600-SEP 是一款四通道、12 位、1.6GSPS 模數(shù)轉換器 (ADC)。該器件具有低功耗、高采樣率和 12 位分辨率，適合用于各種多通道通信系統(tǒng)。

6GHz 的全功率輸入帶寬 (-3dB) 還支持 L 頻帶和 S 頻帶的直接射頻采樣。

包含許多時鐘功能以放寬系統(tǒng)硬件要求，例如帶有集成壓控振蕩器 (VCO) 的內部鎖相環(huán) (PLL)，用于生成采樣時鐘。提供了四個時鐘輸出，以便對 FPGA 或 ASIC 的邏輯和串行器/解串器進行計時。為脈沖系統(tǒng)提供了時間戳輸入和輸出。

JESD204C 串行接口通過減少印刷電路板 (PCB) 布線量來減小系統(tǒng)尺寸。接口模式支持 2 至 8 個通道（雙通道和四通道器件）或 1 至 4 個通道（單通道器件）和高達 17.16Gbps 的串行器/解串器波特率，從而使每個應用能夠實現(xiàn)最佳配置。

ADC12QJ1600-SEP 是一款四通道、12 位、1.6GSPS 模數(shù)轉換器 (ADC)。該器件具有低功耗、高采樣率和 12 位分辨率，適合用于各種多通道通信系統(tǒng)。

6GHz 的全功率輸入帶寬 (-3dB) 還支持 L 頻帶和 S 頻帶的直接射頻采樣。

包含許多時鐘功能以放寬系統(tǒng)硬件要求，例如帶有集成壓控振蕩器 (VCO) 的內部鎖相環(huán) (PLL)，用于生成采樣時鐘。提供了四個時鐘輸出，以便對 FPGA 或 ASIC 的邏輯和串行器/解串器進行計時。為脈沖系統(tǒng)提供了時間戳輸入和輸出。

JESD204C 串行接口通過減少印刷電路板 (PCB) 布線量來減小系統(tǒng)尺寸。接口模式支持 2 至 8 個通道（雙通道和四通道器件）或 1 至 4 個通道（單通道器件）和高達 17.16Gbps 的串行器/解串器波特率，從而使每個應用能夠實現(xiàn)最佳配置。
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* 數(shù)據(jù)表 ADC12QJ1600-SEP 具有 JESD204C 接口的四通道 1.6GSPS 12 位模數(shù)轉換器 (ADC) 數(shù)據(jù)表 (Rev. A) PDF | HTML 英語版 (Rev.A) PDF | HTML 2025年 3月 17日
* 輻射與可靠性報告 ADC12QJ1600-SEP Production Flow and Reliability Report (Rev. A) PDF | HTML 2025年 3月 12日

設計與開發(fā)

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評估板

ADC12QJ1600EVM — ADC12QJ1600 具有 JESD204C 接口的四通道 12 位 1.6GSPS ADC 評估模塊

ADC12QJ1600 評估模塊 (EVM) 用于評估 ADC12QJ1600-Q1 系列高速模數(shù)轉換器 (ADC)。該 EVM 裝配了 ADC12QJ1600-Q1，后者是一款具有 JESD204B 接口的 12 位四通道 1.6GSPS ADC，可評估 12 位系列中的所有采樣率和單通道、雙通道和四通道汽車類或工業(yè)級器件。
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模擬工具

PSPICE-FOR-TI — PSpice? for TI 設計和仿真工具

PSpice? for TI 可提供幫助評估模擬電路功能的設計和仿真環(huán)境。此功能齊全的設計和仿真套件使用 Cadence? 的模擬分析引擎。PSpice for TI 可免費使用，包括業(yè)內超大的模型庫之一，涵蓋我們的模擬和電源產(chǎn)品系列以及精選的模擬行為模型。

借助?PSpice for TI 的設計和仿真環(huán)境及其內置的模型庫，您可對復雜的混合信號設計進行仿真。創(chuàng)建完整的終端設備設計和原型解決方案，然后再進行布局和制造，可縮短產(chǎn)品上市時間并降低開發(fā)成本。?

在?PSpice for TI 設計和仿真工具中，您可以搜索 TI (...)
發(fā)送申請
封裝 引腳 CAD 符號、封裝和 3D 模型
FCCSP (ALR) 144 Ultra Librarian

訂購和質量

包含信息：
  • RoHS
  • REACH
  • 器件標識
  • 引腳鍍層/焊球材料
  • MSL 等級/回流焊峰值溫度
  • MTBF/時基故障估算
  • 材料成分
  • 鑒定摘要
  • 持續(xù)可靠性監(jiān)測
包含信息：
  • 制造廠地點
  • 封裝廠地點

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