器件和 JESD204 接口需要特定的啟動和對齊序列。在以下步驟中列出了該序列的一般順序。
- 將 PLL_EN 連接至高電平以啟用 PLL，或連接至低電平以禁用 PLL。將 PLLREF_SE 連接至高電平以使用 SE_CLK 時鐘輸入（僅在 PLL_EN 為高電平時有效）或連接至低電平以使用 CLK± 時鐘輸入。配置 CLKCFG0 和 CLKCFG1 引腳，以從 ORC 和 ORD 輸出中提供所需的時鐘（如果使用）。
- 給器件上電，并等待電壓處于所建議的電源電壓范圍內(nèi)。當系統(tǒng)運行需要 PLLREFO，ORC 或 ORD 時鐘輸出時（如果使用），PD 引腳必須在上電期間和所有其他時間都保持低電平。
- 根據(jù) PLLREF_SE 輸入的狀態(tài)，以所需頻率向 CLK± 或 SE_CLK 施加穩(wěn)定的時鐘信號。
- 使用 SOFT_RESET重置器件。
- 在返回 1 之前，通過讀取 INIT_DONE 來驗證器件初始化已完成。
- 如果 PLL 被啟用（PLL_EN 被設定為高電平），對 C-PLL 進行編程。如果 C-PLL 被禁用（PLL_EN 被設定為低電平），請?zhí)敛襟E 7。
- 將 CPLL_RESET 編程為 1 以復位 C-PLL。
- 將 VCO_BIAS 編程為 0x4A，以設置 C-PLL VCO 的偏置。
- 對 PLL_P_DIV、PLL_V_DIV 和 PLL_N_DIV進行編程以設置 C-PLL 分頻器（請參閱轉換器 PLL (C-PLL）以生成采樣時鐘）。
- 將 VCO_CAL_EN編程為 1 以啟用 VCO 修整校準或手動將 VCO 修整寫入 VCO_FREQ_TRIM（并將 VCO_CAL_EN 設置為 0）。如果手動加載 VCO_FREQ_TRIM，請?zhí)敛襟E 6.e。
- 將 CPLL_RESET 編程為 0 以啟動 VCO 校準并啟用 C-PLL
- 對 JESD_EN = 0 進行編程，以停止 JESD204C 狀態(tài)機并允許更改設置。
- 對 CAL_EN = 0 進行編程以停止校準狀態(tài)機并允許更改設置。
- 根據(jù)低功耗模式和高性能模式部分，如有需要，對低功耗工作模式進行編程。
- 對所需的 JMODE 進行編程。
- 對所需的 KM1 值進行編程。KM1 = K–1。僅當選擇使用 8B 或 10B 編碼的 JMODE 時，才使用 KM1。
- 根據(jù)需要對 SYNC_SEL 進行編程。選擇 SYNCSE 單端輸入或 TMSTP± 差分輸入。
- 根據(jù)需要配置器件校準設置（請參閱 CAL_CFG0 和 CAL_CFG1 寄存器）。根據(jù)需要選擇前臺或后臺校準模式和偏移校準。
- 啟用 TRIGOUT± 時鐘輸出并根據(jù)需要通過 TRIGOUT_CTRL 寄存器配置 TRIGOUT 輸出模式。
- 如果使用 C-PLL（PLL_EN 為高電平），請驗證 VCO 校準是否已完成（讀取 VCO_CAL_DONE），以及 C-PLL 是否鎖定到基準時鐘（讀取 CPLL_LOCKED），然后再繼續(xù)。
- 對 CAL_EN = 1 進行編程以啟用校準狀態(tài)機。
- 通過 OVR_EN 啟用超范圍，并根據(jù)需要調(diào)整設置。
- 對 JESD_EN = 1 進行編程，以重新啟動 JESD204C 狀態(tài)機并允許重新啟動鏈接。
- 通過將 CAL_SOFT_TRIG 設置為 0，然后將其設置為 1 來觸發(fā)前臺校準（如果啟用）?；蛘?，可以通過將 CAL_TRIG_EN 設置為 1，然后將 CALTRIG 引腳切換為低電平，再切換為高電平來選擇使用 CALTRIG 引腳。CALSTAT 引腳和 FG_DONE 寄存器位會變?yōu)楦唠娖?，以指示校準已完成?/li>
- 對于使用 8B/10B 編碼的 JMODE，JESD204C 接口現(xiàn)在會響應來自接收器的應用 SYNC 信號（64B/66B 不使用 SYNC）。
- 當 JESD204C 接收器完成初始化序列（CGS 和 ILAS 在 8B/10B 模式下完成或鎖定到 64B/66B 模式下的同步標頭）且 CALSTAT 引腳為高電平（如果 CAL_STATUS_SEL = 0）或 FG_DONE 設置為 1 以指示校準已完成時，數(shù)據(jù)有效。