ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
PRODUCTION DATA
LIDAR 系統(tǒng)示例使用四個以 1GSPS 運行的 ADC 通道，并借助器件的片上時鐘特性來減小系統(tǒng)尺寸和降低成本。通過單端時鐘輸入 (CLK_SE) ，利用 50MHz 晶體對該器件計時，而因為有了集成時鐘特性，可省去外部時鐘元件。內(nèi)部 PLL (C-PLL) 為 ADC 內(nèi)核生成 1GHz 采樣時鐘。通過 PLLREFO 輸出至 FPGA，重復(fù) 50MHz PLL 基準(zhǔn)以生成包括應(yīng)用層時鐘在內(nèi)的 FPGA 內(nèi)部時鐘。50MHz 基準(zhǔn)在 FPGA 中進(jìn)行分頻，生成 SYSREF 信號，再將該信號發(fā)送到 FPGA JESD204C 內(nèi)核和器件，以實現(xiàn)確定性延遲。
示例系統(tǒng)中使用了許多時鐘頻率，如 圖 6-13所示?；鶞?zhǔn)時鐘頻率 (fREF) 由設(shè)計人員選擇，在這種情況下選擇為 50MHz，這是能支持的最小參考頻率且很容易地放大到 1GHz。采樣率按系統(tǒng)要求設(shè)定，即 1GSPS (fS)。按照采樣時鐘生成所需轉(zhuǎn)換器 PLL (C-PLL)部分中的規(guī)定，選擇 C-PLL 的 V、P 和 N 分頻器，該部分與參考頻率一起決定 VCO 頻率 (fVCO)。選擇 JMODE 8 是為了滿足 FPGA 串行器/解串器要求（4 個通道，最大速率為 12.5Gbps)，即 64B 或 66B 模式。TRIGOUT 為 FPGA (fTRIGOUT) 提供 FPGA 串行器/解串器 PLL 基準(zhǔn)時鐘，而 PLLREFO 為 FPGA 內(nèi)核邏輯提供基準(zhǔn)時鐘。如需要，ORC (fORC ) 和 ORD (fORD) 為 FPGA 或外設(shè)提供額外的時鐘輸出。在 FPGA 內(nèi)生成 SYSREF 并發(fā)送到 ADC，以實現(xiàn)確定性延遲。由于時序限制，通常不建議這樣做，但低基準(zhǔn)頻率 (50MHz) 會顯著放寬 SYSREF 設(shè)置和保持時序，SYSREF 窗口化功能可以驗證 SYSREF 相對于基準(zhǔn)時鐘的正確捕獲時序。除了滿足 JESD204 協(xié)議要求外，SYSREF 頻率還必須均勻分為基準(zhǔn)時鐘頻率，這樣在使用 C-PLL 時，可實現(xiàn)確定性延遲。表 7-2 中總結(jié)了頻率和速率計算。
| 時鐘 | 符號 | 計算 | 頻率 |
|---|---|---|---|
| 參考時鐘 | fREF | 由設(shè)計人員選擇 | 50MHz |
| 采樣率 | fS | 系統(tǒng)要求 | 1GSPS |
| C-PLL VCO | fVCO | fVCO = fSx P x V 其中 P 為 2，V 為 4 | 8GHz |
| 串行器/解串器線速率 | fLINERATE | fLINERATE = fSx R 其中，在 JMODE 8 中，R 為 12.375（請參閱 表 6-15） | 12.375Gbps/通道（4 個通道） |
| TRIGOUT 時鐘輸出 | fTRIGOUT | fTRIGOUT = fLINERATE/ RX_DIV 其中 RX_DIV 為 32 (TRIGOUT_CTRL=0x81) | 386.71875MHz |
| SYSREF | fSYSREF | fSYSREF = fLINERATE/ (66 x 32 x E x n) 其中，在 JMODE 8（64B/66B 模式）中，E 為 3，并選擇 n，使得 fSYSREF 是 fREF 的整數(shù)除法 (n = 5) | 390.625kHz |
| ORC 時鐘輸出 | fORC | fORC = fREF/2 （請參閱 表 6-4） | 25MHz |
| ORD 時鐘輸出 | fORD | fORD = fREF （請參閱 表 6-5） | 50MHz |
| FPGA 內(nèi)核時鐘 | fFPGA | fFPGA = fREF x M (1)(2)其中，M 是一個整數(shù)值，選擇為 5 | 250MHz（每個周期的 4 個樣本） |