ZHCSXV5 January 2025 LMG2652
PRODUCTION DATA
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AUX UVLO 可阻止 INL 引腳導(dǎo)通低側(cè) GaN 功率 FET,并在 AUX 電壓低于 AUX UVLO 電壓時(shí)阻止 INH 引腳導(dǎo)通高側(cè) GaN 功率 FET。圖 7-3 展示了 AUX UVLO 阻止操作。AUX UVLO 電壓設(shè)置為高于 BST UVLO 電壓,因此高側(cè) GaN 功率 FET 可在低側(cè) GaN 功率 FET 工作時(shí)運(yùn)行。AUX UVLO 電壓與 BST UVLO 電壓之間的電壓間隔,是為了考慮 AUX 電源對 BST 至 SW 電容的自舉充電不完整的工作條件。AUX UVLO 電壓遲滯可防止 UVLO 電壓跳閘點(diǎn)附近出現(xiàn)開關(guān)抖動(dòng)。