BST UVLO 電壓以 SW 引腳為基準。如果 BST 至 SW 電壓低于適用的 BST UVLO 電壓，BST UVLO 會阻止 INH 和 GDH 引腳導(dǎo)通高側(cè) GaN 功率 FET，如下所述。圖 7-3 展示了 BST UVLO 阻止操作。BST UVLO 包含兩個獨立的 UVLO 功能，用于創(chuàng)建雙電平 BST UVLO。上部 BST UVLO 稱為 BST 導(dǎo)通 UVLO，僅控制是否允許高側(cè) GaN 功率 FET 導(dǎo)通。下部 BST UVLO 稱為 BST 關(guān)斷 UVLO，僅用于控制在高側(cè) GaN 功率 FET 已導(dǎo)通后高側(cè) GaN 功率 FET 是否關(guān)斷。雙電平 UVLO 的工作方式與具有遲滯功能的單個 UVLO 不同。

圖 7-4 展示了雙電平 BST UVLO 運行情況。如果 BST 至 SW 電壓低于 BST 導(dǎo)通 UVLO 電壓（INH/GDH 脈沖 1、脈沖 2 的第一部分和脈沖 5），BST 導(dǎo)通 UVLO 可防止高側(cè) GaN 功率 FET 在 INH 或 GDH 邏輯高電平下導(dǎo)通。在高側(cè) GaN 功率 FET 成功導(dǎo)通后，系統(tǒng)會忽略 BST 導(dǎo)通 UVLO，而 BST 關(guān)斷 UVLO 輸出將在 INH 或 GDH 邏輯高電平脈沖（脈沖 2、脈沖 3、4 和 6 的 INH/GDH 第二部分）的剩余時間內(nèi)受到監(jiān)視。如果 BST 至 SW 電壓降至低于 BST 關(guān)斷 UVLO 電壓（INH/GDH 脈沖 6），則 BST 關(guān)斷 UVLO 會在 INH/GDH 邏輯高電平脈沖的剩余時間內(nèi)關(guān)斷高側(cè) GaN 功率 FET。

圖 7-4 BST UVLO 運行

雙電平 BST UVLO 的有效電壓遲滯是上限和下限 BST UVLO 電壓之間的差值。可以使用相同的遲滯來實現(xiàn)單級 BST UVLO，但允許后續(xù)高側(cè) GaN 功率 FET 在遲滯范圍內(nèi)的任何位置導(dǎo)通。單電平 BST UVLO 允許 INH/GDH 脈沖 5 導(dǎo)通高側(cè) GaN 電源。雙電平 UVLO 設(shè)計可避免遲滯范圍內(nèi)的任何導(dǎo)通。

雙電平 BST UVLO 支持寬遲滯，同時確保 BST 至 SW 電容器在每個 INH 或 GDH 脈沖開始時充分充電。寬遲滯允許使用較小的 BST 至 SW 電容器，這對于縮短高側(cè)啟動時間非常有用。INH 或 GDH 脈沖開始時有足夠的電容電荷有助于確保高側(cè) GaN 功率 FET 不會在 INH 或 GDH 脈沖中過早關(guān)閉，以免導(dǎo)致轉(zhuǎn)換器運行不穩(wěn)定。