ZHCSPW5C September 2022 – October 2025 TPSM365R3 , TPSM365R6
PRODUCTION DATA
只要輸出電壓沒有進(jìn)行穩(wěn)壓調(diào)節(jié),使用 TPSM365Rx 的 PGOOD 引腳的電源正常功能就可用于復(fù)位系統(tǒng)微處理器。該開漏輸出在電流限值和熱關(guān)斷等器件故障條件下以及正常啟動(dòng)期間保持低電平。干擾濾波器可防止在輸出電壓的短時(shí)偏移(例如在線路和負(fù)載瞬態(tài)期間)時(shí)出現(xiàn)錯(cuò)誤標(biāo)志。持續(xù)時(shí)間少于 tRESET_FILTER 的輸出電壓偏移不會(huì)觸發(fā)電源正常標(biāo)志。通過參考圖 7-10,可以更好地理解電源正常運(yùn)行。表 7-7 提供了 PGOOD 運(yùn)行的更詳細(xì)的細(xì)目列表。在這里,VPGUV 被定義為 VOUT(目標(biāo)穩(wěn)壓輸出電壓)的 PGUV 調(diào)節(jié)版本,VPGHYS 被定義為 VOUT 的 PGHYS 調(diào)節(jié)版本,其中 PGUV 和 PGHYS 都列在節(jié) 6.5中。在初始上電期間,從觸發(fā) VEN-VOUT 到電源正常標(biāo)志為高電平之間的總延遲為 5ms(典型值)。該延遲僅在器件啟動(dòng)期間發(fā)生,在電源正常功能的任何其他正常運(yùn)行期間不會(huì)發(fā)生。當(dāng) EN 拉低時(shí),電源正常標(biāo)志輸出也被強(qiáng)制為低電平。在 EN 為低電平時(shí),只要輸入電壓 VPGD-VALID ≥ 1V(典型值),電源正常輸出就保持有效。
電源正常輸出方案包含一個(gè)開漏 N 溝道 MOSFET,需要一個(gè)外部上拉電阻連接到合適的邏輯電源。還可以根據(jù)需要通過適當(dāng)?shù)碾娮杵鲗⑵渖侠?VCC 或 VOUT。如果不需要此功能,PGOOD 引腳可以保持開路或接地。將流入該引腳的電流限制為 ≤ 4mA。
| 故障條件啟動(dòng) | 故障條件結(jié)束(在此之后,必須經(jīng)過 tPGOOD_ACT 才能釋放 PGOOD 輸出) |
|---|---|
| VOUT < VPGUV 且 t > tRESET_FILTER | 穩(wěn)壓輸出電壓: VPGUV + VPGHYS < VOUT < VPGOV - VPGHYS |
| VOUT > VPGOV 且 t > tRESET_FILTER | 穩(wěn)壓輸出電壓 |
| TJ > TSD-R | TJ < TSD-R-TSD-HYS 且穩(wěn)壓輸出電壓 |
| EN < VEN-VOUT - VEN-HYST | EN > VEN-VOUT 且穩(wěn)壓輸出電壓 |
| VCC < VCC-UVLO - VCC-UVLO-HYST | VCC > VCC-UVLO 且穩(wěn)壓輸出電壓 |