產(chǎn)品詳情

Number of outputs 10 Additive RMS jitter (typ) (fs) 40 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -55 to 125 Rating Space Output type LVPECL Input type CML, LVDS, LVPECL, SSTL
Number of outputs 10 Additive RMS jitter (typ) (fs) 40 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -55 to 125 Rating Space Output type LVPECL Input type CML, LVDS, LVPECL, SSTL
HLQFP (VFP) 32 81 mm2 9 x 9
  • 供應商項目圖 (VID#)：V62/12624-02YE
  • 輻射耐受性：
    • 電離輻射總劑量 (TID)：50krad
    • 單粒子閂鎖 (SEL)：43MeV × cm2/mg
  • 結(jié)溫范圍：-55°C 至 125°C
  • 將一個差分時鐘輸入對（LVDS、CML、SSTL、LVPECL、LVECL）分配至 10 個差分 LVPECL 或 LVECL 輸出
  • 支持寬電源電壓范圍：2.375V 至 3.8V
  • 通過 CLK_SEL 可選擇時鐘輸入
  • 適用于時鐘分配應用的低輸出偏斜（典型值為 15ps）
    • 附加抖動小于 1ps
    • 傳播延遲小于 355ps
    • 開路輸入默認狀態(tài)
    • 兼容 LVDS、CML、SSTL 輸入
  • 針對單端時鐘的 VBB 基準電壓輸出
  • 頻率范圍介于 DC 至 3.5GHz 之間
  • 增強型航天塑料（航天 EP）：
    • 支持國防與航空航天應用
    • 受控基線
    • 一個封裝測試廠
    • 一個制造基地
    • 延長了產(chǎn)品生命周期
    • 產(chǎn)品可追溯性
    • 根據(jù) ASTM E595 進行了釋氣測試
  • 供應商項目圖 (VID#)：V62/12624-02YE
  • 輻射耐受性：
    • 電離輻射總劑量 (TID)：50krad
    • 單粒子閂鎖 (SEL)：43MeV × cm2/mg
  • 結(jié)溫范圍：-55°C 至 125°C
  • 將一個差分時鐘輸入對（LVDS、CML、SSTL、LVPECL、LVECL）分配至 10 個差分 LVPECL 或 LVECL 輸出
  • 支持寬電源電壓范圍：2.375V 至 3.8V
  • 通過 CLK_SEL 可選擇時鐘輸入
  • 適用于時鐘分配應用的低輸出偏斜（典型值為 15ps）
    • 附加抖動小于 1ps
    • 傳播延遲小于 355ps
    • 開路輸入默認狀態(tài)
    • 兼容 LVDS、CML、SSTL 輸入
  • 針對單端時鐘的 VBB 基準電壓輸出
  • 頻率范圍介于 DC 至 3.5GHz 之間
  • 增強型航天塑料（航天 EP）：
    • 支持國防與航空航天應用
    • 受控基線
    • 一個封裝測試廠
    • 一個制造基地
    • 延長了產(chǎn)品生命周期
    • 產(chǎn)品可追溯性
    • 根據(jù) ASTM E595 進行了釋氣測試

CDCLVP111-SEP 時鐘驅(qū)動器能夠以最低時鐘分配偏斜將 LVPECL 輸入的一對差分時鐘（CLK0 和 CLK1）分配至十對差分 LVPECL 時鐘（Q0 和 Q9）輸出。CDCLVP111-SEP 可接受兩個時鐘源傳入一個輸入多路復用器。CDCLVP111-SEP 專為驅(qū)動 50Ω 傳輸線路而設計。如果不使用某個輸出引腳，可將其保持斷開，以便降低功耗。如果只使用差分對的其中一個輸出引腳，那么另一輸出引腳必須同樣地端接至 50Ω。

如果要求單端輸入運行，VBB基準電壓輸出被使用。在這種情況下，必須將 VBB 引腳連接至 CLK0 并通過一個 10nF 電容器旁通至 GND。

要實現(xiàn)高速性能，強烈建議使用差分模式。

CDCLVP111-SEP 的工作溫度范圍是 -55°C 至 125°C。

CDCLVP111-SEP 時鐘驅(qū)動器能夠以最低時鐘分配偏斜將 LVPECL 輸入的一對差分時鐘（CLK0 和 CLK1）分配至十對差分 LVPECL 時鐘（Q0 和 Q9）輸出。CDCLVP111-SEP 可接受兩個時鐘源傳入一個輸入多路復用器。CDCLVP111-SEP 專為驅(qū)動 50Ω 傳輸線路而設計。如果不使用某個輸出引腳，可將其保持斷開，以便降低功耗。如果只使用差分對的其中一個輸出引腳，那么另一輸出引腳必須同樣地端接至 50Ω。

如果要求單端輸入運行，VBB基準電壓輸出被使用。在這種情況下，必須將 VBB 引腳連接至 CLK0 并通過一個 10nF 電容器旁通至 GND。

要實現(xiàn)高速性能，強烈建議使用差分模式。

CDCLVP111-SEP 的工作溫度范圍是 -55°C 至 125°C。
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技術(shù)文檔

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* 數(shù)據(jù)表 CDCLVP111-SEP 低壓 1:10 LVPECL，具有可選輸入時鐘驅(qū)動器 數(shù)據(jù)表 PDF | HTML 英語版 PDF | HTML 2025年 8月 12日
* 輻射與可靠性報告 CDCLVP111-SEP Single-Event Effects (SEE) Radiation Report PDF | HTML 2025年 9月 24日
* 輻射與可靠性報告 CDCLVP111-SEP Production Flow and Reliability Report 2025年 8月 22日
證書 CDCLVP111SEPEVM EU Declaration of Conformity (DoC) 2025年 8月 22日
選擇指南 TI Space Products (Rev. K) 2025年 4月 4日

設計與開發(fā)

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評估板

CDCLVP111SEPEVM — CDCLVP111-SEP 評估模塊

CDCLVP111-SEP 評估模塊 (EVM) 提供了一個平臺來評估各種電壓和偏置配置下的時鐘緩沖器。
用戶指南: PDF | HTML
英語版: PDF | HTML
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設計工具

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

支持的產(chǎn)品和硬件

支持的產(chǎn)品和硬件
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模擬工具

PSPICE-FOR-TI — PSpice? for TI 設計和仿真工具

PSpice? for TI 可提供幫助評估模擬電路功能的設計和仿真環(huán)境。此功能齊全的設計和仿真套件使用 Cadence? 的模擬分析引擎。PSpice for TI 可免費使用，包括業(yè)內(nèi)超大的模型庫之一，涵蓋我們的模擬和電源產(chǎn)品系列以及精選的模擬行為模型。

借助?PSpice for TI 的設計和仿真環(huán)境及其內(nèi)置的模型庫，您可對復雜的混合信號設計進行仿真。創(chuàng)建完整的終端設備設計和原型解決方案，然后再進行布局和制造，可縮短產(chǎn)品上市時間并降低開發(fā)成本。?

在?PSpice for TI 設計和仿真工具中，您可以搜索 TI (...)
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封裝 引腳 CAD 符號、封裝和 3D 模型
HLQFP (VFP) 32 Ultra Librarian

訂購和質(zhì)量

包含信息：
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  • 引腳鍍層/焊球材料
  • MSL 等級/回流焊峰值溫度
  • MTBF/時基故障估算
  • 材料成分
  • 鑒定摘要
  • 持續(xù)可靠性監(jiān)測
包含信息：
  • 制造廠地點
  • 封裝廠地點

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