6 模擬穩(wěn)定

前面幾節(jié)討論了 ADC 中集成的一些功能和模式對轉(zhuǎn)換延遲和周期時間造成的影響，此外，外部因素也會對其造成影響，其中比較常見的一個因素就是模擬穩(wěn)定。放大器或濾波器等外部信號調(diào)節(jié)電路具有有限帶寬。此外，一些 ADC 具有內(nèi)部模擬濾波器，這類濾波器具有定義明確的穩(wěn)定時間。因此，模擬信號需要一些時間來通過這些元件傳送，然后由 ADC 進行采樣。此模擬信號可能來自傳感器的輸入，也可能是電流源或激勵電壓等偏置信號。無論是哪種情況，都不能忽視總體轉(zhuǎn)換延遲中的模擬穩(wěn)定時間。否則，ADC 將會對未穩(wěn)定的信號進行采樣，而這將會在 ADC 轉(zhuǎn)換結(jié)果中顯示為誤差。即使此噪聲實際上是對未穩(wěn)定的信號進行采樣而造成的，但仍可能會被錯誤地歸因于串擾或其他誤差。

例如，用于抗混疊的簡單低通 RC 濾波器具有一定時間常數(shù) τ，這可能會阻止輸入信號在 ADC 開始轉(zhuǎn)換之前穩(wěn)定下來。圖 6-1 顯示了 Δ-Σ ADC 輸入端常用的差分濾波器電路（左側(cè)）及其對應(yīng)的穩(wěn)定時間曲線圖（右側(cè)）。

圖 6-1 RC 濾波器的階躍響應(yīng)和穩(wěn)定時間

如圖所示，圖 6-1 假定示例系統(tǒng)中電容器上的初始電壓為 0V。然后，在 τ = 0 時，向電容器施加 5V 模擬階躍，也即圖 6-1 中所示的黑色曲線圖。電容器無法立即響應(yīng)此電壓，而是需要一些時間來變?yōu)槭┘拥闹?，如圖中紅色所示的響應(yīng)。雖然該圖顯示輸出大約在 5 ? τ 后穩(wěn)定，但很多高分辨率 Δ-Σ ADC 可以區(qū)分比 5 ? τ 時 RC 輸出幅度更精細的模擬信號。實際上，對于 RC 輸出信號，它需要超過 17 ? τ 的時間才能達到 24 位 ADC 最低有效位 (LSB) 的 ?。盡管 20 位分辨率也需要幾乎 15 ? τ 的時間才能穩(wěn)定至 LSB 的 ?，但在一些應(yīng)用中可能沒必要等待 17 ? τ。ADC 分辨率與穩(wěn)定至 ? LSB 所需的時間常數(shù)值 (τ_LSB) 之間的關(guān)系可以使用方程式 14 計算得出。

其中

• N 為 ADC 分辨率

表 6-1 使用方程式 14 來計算幾種常見 ADC 分辨率值條件下模擬濾波器穩(wěn)定至 ? LSB 所需的時間常數(shù)值。

對于表 6-1 中的信息，需要注意的一個重要因素是實際 RC 輸出穩(wěn)定時間取決于 ADC LSB 的幅度以及輸入電壓的變化幅度。如果 ADC 基準電壓較小或增益較大，穩(wěn)定至 ? LSB 往往不太現(xiàn)實，因為 LSB 大小遠小于 ADC 的固有噪聲。相反，應(yīng)該以所需數(shù)據(jù)速率和增益設(shè)置下的系統(tǒng)噪聲幅度為目標。此外，如果施加的電壓從 4.99V 變?yōu)?5V，則無需等待表 6-1 中指定的時間，即可達到相應(yīng)的 ADC 分辨率。因此，當輸入信號變化極快時，當 τ 的值較大時，或者當輸入信號的幅度在每次轉(zhuǎn)換后發(fā)生顯著變化時，應(yīng)考慮模擬穩(wěn)定時間。

如前所述，一些 ADC 包含可編程延遲，該延遲就發(fā)生在轉(zhuǎn)換過程之前，以將多路復用器變化或模擬穩(wěn)定等外部因素納入考量。例如，假定設(shè)計需要 20 位分辨率并包含一個 RC 抗混疊濾波器，其中 τ = 15μs。表 6-1 顯示了穩(wěn)定至 20 位分辨率需要 14.56 ? τ 秒鐘，因此總模擬穩(wěn)定時間為 14.56 ? 15μs = 218.4μs。根據(jù)表 5-3 中的 ADS124S08 可編程延遲選項（其中，f_CLK = 4.096MHz 時，t_MOD = 3.9μs）可以確定，系統(tǒng)需要至少 218.4 / 3.9 = 55.9 ? t_MOD 個周期來適應(yīng)模擬穩(wěn)定時間。因此，請設(shè)置 DELAY[2:0] = 010b 以等待 64 t_MOD 個周期并等待足夠的時間，以便 RC 輸出可以在 ADC 開始轉(zhuǎn)換過程之前完全穩(wěn)定。

最后，務(wù)必要考慮外部信號調(diào)節(jié)電路可能對模擬穩(wěn)定時間造成的影響，因為這會直接添加到總體 ADC 轉(zhuǎn)換延遲。