ZHCSZ83 November 2025 ADC32RF72
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測量信息
- 7 詳細(xì)說明
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- ANH|289
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
訂購信息
7.3.6.2 JESD 輸出基準(zhǔn)時鐘
ADC 提供了將串行器/解串器基準(zhǔn)時鐘輸出到 FPGA 的選項(xiàng)（請參閱圖 7-36）。此 JESD 基準(zhǔn)時鐘配置為串行器/解串器通道速率/(8x k)，其中 k 可以是 4 到 255之間的任意整數(shù)。這為支持的基準(zhǔn)時鐘頻率提供了很高的靈活性。
輸出時鐘可配置為單端 LVCMOS 或差分 LVDS。此電路默認(rèn)處于關(guān)斷狀態(tài)。如果未使用，則 JESDCLKP/N 引腳保持懸空。
JESD 輸出時鐘直接源自內(nèi)部串行器/解串器 PLL，不提供確定性延遲。
圖 7-36 FPGA 串行器/解串器 PLL 的 JESD 基準(zhǔn)時鐘輸出可以使用以下參數(shù)對 JESD 時鐘輸出進(jìn)行編程：
表 7-33 JESD 時鐘輸出配置編程
系統(tǒng)參數(shù)名稱 | 尺寸 | 默認(rèn)值 | 訪問 | 說明 |
|---|---|---|---|---|
| JESD_OUT_EN_CTRL | 1 | 0 | R/W | 使能 JESD 輸出控制。 0：JESD 輸出禁用。 1：JESD 輸出啟用。 |
| JESD_OUT_DIV0 | 8 | 0 | R/W | JESD 時鐘輸出分頻因子的位 [7:0]。 |
| JESD_OUT_DIV1 | 8 | 0 | R/W | JESD 時鐘輸出分頻因子的位 [12:8]。 |