ZHCSNL3C December 2021 – November 2025 TPSM8D6C24
PRODUCTION DATA
TPSM8D6C24 通過防止低側(cè) FET 在第一個(gè) PWM 脈沖打開高側(cè) FET 之前強(qiáng)制 SW 節(jié)點(diǎn)為低電平,來限制啟動(dòng)期間預(yù)偏置輸出電壓的放電電流。一旦 VOSNS 電壓超過增加的基準(zhǔn)電壓并且高側(cè) SW 脈沖開始,TPSM8D6C24 會(huì)在每個(gè) SW 周期內(nèi)以較短的導(dǎo)通時(shí)間限制同步整流。最大低側(cè) MOSFET 導(dǎo)通時(shí)間會(huì)逐周期緩慢增加,直到超過 128 個(gè)開關(guān)周期并且同步整流器與高側(cè) MOSFET 完全互補(bǔ)。這限制了來自預(yù)偏置輸出的電流灌入,并確保輸出電壓啟動(dòng)和斜升至穩(wěn)壓的序列單調(diào)增加。
如果預(yù)偏置輸出電壓大于 (40h) VOUT_OV_FAULT_LIMIT,TPSM8D6C24 會(huì)在完成 POR 且 VDD5 大于其自己的 3.9V UVLO 時(shí)立即響應(yīng),即使 EN/UVLO 或 PMBus (01h) OPERATION 命令禁用了轉(zhuǎn)換也是如此。