BST UVLO 電壓以 SW 引腳為基準(zhǔn)。BST UVLO 僅控制高側(cè) GaN 功率 FET。BST UVLO 不控制低側(cè) GaN 功率 FET。BST UVLO 包含兩個(gè)獨(dú)立的 UVLO 功能，用于創(chuàng)建雙電平 BST UVLO。上部 BST UVLO 稱為 BST 導(dǎo)通 UVLO，僅控制高側(cè) GaN 功率 FET 是否導(dǎo)通。下部 BST UVLO 稱為 BST 關(guān)斷 UVLO，僅控制在高側(cè) GaN 功率 FET 已導(dǎo)通后高側(cè) GaN 功率 FET 是否關(guān)斷。雙電平 UVLO 的工作方式與具有寬遲滯的單個(gè) UVLO 不同。

圖 6-1 展示了 BST UVLO 的運(yùn)行。如果 BST 至 SW 電壓低于 BST 導(dǎo)通 UVLO 電壓（INH 脈沖 1、2 和脈沖 5），BST 導(dǎo)通 UVLO 可防止高側(cè) GaN 功率 FET 在 INH 邏輯高電平上升沿導(dǎo)通。在高側(cè) GaN 功率 FET 成功導(dǎo)通后，系統(tǒng)會(huì)忽略 BST 導(dǎo)通 UVLO，而 BST 關(guān)斷 UVLO 輸出將在 INH 邏輯高電平脈沖（INH 脈沖 3、4 和 6）的剩余時(shí)間內(nèi)受到監(jiān)視。如果 BST 至 SW 電壓降至低于 BST 關(guān)斷 UVLO 電壓（INH 脈沖 6），則 BST 關(guān)斷 UVLO 會(huì)在 INH 邏輯高電平脈沖的剩余時(shí)間內(nèi)關(guān)斷高側(cè) GaN 功率 FET。

圖 7-4 BST UVLO 運(yùn)行

雙電平 BST UVLO 的有效電壓遲滯是上限和下限 BST UVLO 電壓之間的差值?？梢允褂孟嗤倪t滯來實(shí)現(xiàn)單級(jí) BST UVLO，但允許后續(xù)高側(cè) GaN 功率 FET 在遲滯范圍內(nèi)的任何位置導(dǎo)通。雙電平 UVLO 設(shè)計(jì)可避免遲滯范圍內(nèi)的任何導(dǎo)通。單電平 BST UVLO 會(huì)允許 INH 脈沖 5 導(dǎo)通高側(cè) GaN 功率 FET。

雙電平 BST UVLO 支持寬遲滯，同時(shí)確保 BST 至 SW 電容器在每個(gè) INH 脈沖開始時(shí)充分充電。寬遲滯允許使用較小的 BST 至 SW 電容器，這對(duì)于縮短高側(cè)啟動(dòng)時(shí)間非常有用。INH 脈沖開始時(shí)有足夠的電容電荷有助于確保高側(cè) GaN 功率 FET 不會(huì)在 INH 脈沖中過早關(guān)閉，以免導(dǎo)致轉(zhuǎn)換器中不必要的尖峰電壓。