通過 DRV7167A 器件，可以輕松設(shè)計(jì)高功率密度電路板，無需底層填料，同時(shí)仍能滿足爬電距離和間隙要求。高側(cè)柵極驅(qū)動(dòng)器和低側(cè)柵極驅(qū)動(dòng)器之間的傳播延遲相匹配，可實(shí)現(xiàn)對死區(qū)時(shí)間的嚴(yán)格控制。在基于 GaN 的應(yīng)用中，控制死區(qū)時(shí)間對于保持高效率至關(guān)重要。在 DRV7167A 中，HI 和 LI 可以獨(dú)立控制。對于下降閾值和上升閾值，HI 和 LI 與驅(qū)動(dòng)器之間的傳播匹配度均極高，可確保死區(qū)時(shí)間小于 10ns。同時(shí)，該器件還具有單 PWM 模式，可通過電阻器設(shè)置進(jìn)行死區(qū)時(shí)間調(diào)整，以便與 IO 數(shù)量受限的控制器配合使用。將 GaN FET 半橋與驅(qū)動(dòng)器的共同封裝可確保盡可能降低共源電感。盡可能降低此電感對硬開關(guān)式拓?fù)涞男阅苡酗@著影響。

帶過電壓調(diào)節(jié)功能的內(nèi)置自舉電路無需使用任何額外的外部電路，即可防止高側(cè)柵極驅(qū)動(dòng)器超過 GaN FET 的最大柵源電壓 (Vgs)。內(nèi)置驅(qū)動(dòng)器在 GVDD 和自舉 (BOOT-HS) 電源軌上具有欠壓鎖定 (UVLO) 功能。當(dāng)電壓低于 UVLO 閾值電壓時(shí)，器件會(huì)忽略 HI 和 LI 信號，以防止 GaN FET 發(fā)生部分導(dǎo)通。在 UVLO 以下，如果電壓足夠 (V_GVDD > 2.5V)，驅(qū)動(dòng)器會(huì)主動(dòng)將高側(cè)和低側(cè)柵極驅(qū)動(dòng)器輸出拉至低電平。UVLO 閾值遲滯可防止電壓尖峰引起的抖動(dòng)和意外導(dǎo)通。

兩個(gè) FET 上均實(shí)現(xiàn)了基于 V_DS 監(jiān)測的短路保護(hù)。零電壓檢測 (ZVD) 報(bào)告可優(yōu)化死區(qū)時(shí)間，從而更大限度地縮短第三象限導(dǎo)通時(shí)間。

應(yīng)使用電容值為 1μF 或更高的外部 V_GVDD 旁路電容器。為更大限度縮短與引腳之間的布線長度，TI 建議使用 0402 尺寸。為更大限度減少寄生電感，應(yīng)將旁路電容器和自舉電容器盡可能靠近器件放置。