ZHCSZ39A September 2025 – December 2025 DRV81646
PRODUCTION DATA
RSLEW/CNTL 引腳設(shè)置輸出轉(zhuǎn)換率和控制接口。該引腳可由外部電阻器設(shè)置或直接由微控制器 DAC 控制。當(dāng) VM 升至高于 VUVLO 時，轉(zhuǎn)換率和控制接口會在器件啟動時鎖存，并且在運行期間無法更改。表 6-9 展示了硬件模式下可用的上升/下降時間。表 6-2 顯示了 SPI 模式下可用的上升和下降時間。
轉(zhuǎn)換率在 VM 和 VLOAD 電壓下保持相當(dāng)一致，但上升時間會根據(jù)電壓而變化。例如，在相同的轉(zhuǎn)換率下，與 VVM=24V 相比，VVM = 12V 的上升時間大約為上升時間的一半。
| 控制接口 | 上升時間或下降時間（典型值，VVM = 24V） | VVM = 24V 時的轉(zhuǎn)換率 | RSLEW/CNTL 引腳電壓 |
|---|---|---|---|
| 硬件 (GPIO) | 100ns | 192V/μs | VLVL1（連接至 GND） |
| 300ns | 64V/μs | VLVL6（Hi-Z/懸空） | |
| 700ns | 27.4V/μs | VLVL4（100kΩ 至 GND） | |
| 1500ns | 12.8V/μs | VLVL3（44.2kΩ 至 GND） |
| 控制接口 | 上升時間或下降時間（典型值，VVM = 24V） | VVM = 24V 時的轉(zhuǎn)換率 | RSLEW/CNTL 引腳電壓 |
|---|---|---|---|
| SPI | 300ns | 64V/μs | VLVL7（連接至邏輯電壓） |
| 700ns | 27.4V/μs | VLVL5（249kΩ 至 GND） | |
| 1500ns | 12.8V/μs | VLVL2（14.7kΩ 至 GND） |