ZHCSZ39A September 2025 – December 2025 DRV81646
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 詳細(xì)說(shuō)明
- 7 應(yīng)用和實(shí)施
- 8 器件和文檔支持
- 9 修訂歷史記錄
- 10機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)
- PWP|20
訂購(gòu)信息
4 引腳配置和功能
圖 4-1 20 引腳 PWP 封裝 HTSSOP（頂視圖）
圖 4-2 24 引腳 DGQ 封裝 HVSSOP（頂視圖）| 引腳 | 類(lèi)型(1) | 說(shuō)明 | ||
|---|---|---|---|---|
| 名稱(chēng) | PWP (20) | DGQ (24) | ||
| 電源和接地 | ||||
| VM | 13 | 16 | PWR |
電源。 使用 0.1μF 陶瓷電容器和額定電壓為 VM 的充足大容量電容器將此引腳旁路連接至 GND 引腳。 |
| VCLAMP | 3、18 | 4、21 | PWR | 連接到 VM 電源，或?qū)R納二極管連接到 VM 電源或接地。請(qǐng)勿使該引腳保持未連接狀態(tài)。 |
| GND | 8 | 10 | GND | 器件接地。連接到系統(tǒng)地。 |
| SRC1 | 19 | 23 | GND | 通道 1 低側(cè) FET 的源極端子。連接到系統(tǒng)接地端或可選的檢測(cè)電阻連接到系統(tǒng)接地端，以實(shí)現(xiàn)外部電流檢測(cè) |
| SRC2 | 20 | 24 | GND | 通道 2 低側(cè) FET 的源極端子。連接到系統(tǒng)接地端或可選的檢測(cè)電阻連接到系統(tǒng)接地端，以實(shí)現(xiàn)外部電流檢測(cè) |
| SRC3 | 1 | 1 | GND | 通道 3 低側(cè) FET 的源極端子。連接到系統(tǒng)接地端或可選的檢測(cè)電阻連接到系統(tǒng)接地端，以實(shí)現(xiàn)外部電流檢測(cè) |
| SRC4 | 2 | 2 | GND | 通道 4 低側(cè) FET 的源極端子。連接到系統(tǒng)接地端或可選的檢測(cè)電阻連接到系統(tǒng)接地端，以實(shí)現(xiàn)外部電流檢測(cè) |
| 散熱焊盤(pán) | — | — | — |
散熱焊盤(pán)。連接到系統(tǒng)地。 應(yīng)通過(guò)直連過(guò)孔將器件連接至連續(xù)鋪銅的接地平面，以實(shí)現(xiàn)最佳散熱效果。 |
| NC | — | 3、5、15、22 | — | |
| 控制 | ||||
| ILIM | 12 | 14 | I |
電流限制輸入。 在 ILIM 和 GND 之間連接一個(gè)電阻器來(lái)設(shè)置電流限制閾值。有關(guān)詳細(xì)信息，請(qǐng)參閱 節(jié) 6.3.4.1。 請(qǐng)勿使該引腳保持未連接狀態(tài)。直接連接到 GND 以實(shí)現(xiàn)最大電流限制設(shè)置。 |
| RSLEW/CNTL | 9 | 11 | I |
轉(zhuǎn)換率和控制接口選擇輸入。 將一個(gè)電阻器連接到 GND 以獲得所需的轉(zhuǎn)換率和控制接口設(shè)置組合。相關(guān)詳細(xì)信息，請(qǐng)參閱節(jié) 6.3.1。 |
| COD/INRUSH | 11 | 13 | I | 用于截止延遲或浪涌模式的器件配置引腳。將適當(dāng)?shù)碾娮杵鬟B接到 GND 以設(shè)置相應(yīng)的截止延遲。連接至 GND 以禁用該功能。 在浪涌模式下，保持未連接 (Hi-Z) |
| IN1/SDI | 4 | 6 | I |
在硬件模式下，該引腳控制通道 1 的輸出。如果不使用該通道，則將該引腳直接接地，或通過(guò) 10kΩ 接地 使用 SPI 模式時(shí)，此引腳用作串行數(shù)據(jù)輸入。 引腳具有內(nèi)部下拉電阻器。 |
| IN2/SCLK | 5 | 7 | I |
在硬件模式下，該引腳控制通道 2 的輸出。如果不使用該通道，則將該引腳直接接地，或通過(guò) 10kΩ 接地 使用 SPI 模式時(shí)，此引腳用作串行時(shí)鐘輸入。串行數(shù)據(jù)在此引腳的上升沿移出，并在該引腳的下降沿被捕捉。 引腳具有內(nèi)部下拉電阻器。 |
| IN3/NSCS | 6 | 8 | I |
在硬件模式下，該引腳控制通道 3 的輸出。如果不使用該通道，則將該引腳直接接地，或通過(guò) 10kΩ 接地 使用 SPI 模式時(shí)，此引腳用作串行芯片選擇。此引腳上的低電平有效支持串行接口通信。 引腳具有內(nèi)部下拉電阻器。 |
| IN4/SDO | 7 | 9 | I/O |
在硬件模式下，該引腳控制通道 4 的輸出。如果不使用該通道，則將該引腳直接接地，或通過(guò) 10kΩ 接地。在硬件模式中，該引腳具有一個(gè)內(nèi)部下拉電阻器。 使用 SPI 模式時(shí)，此引腳用作串行數(shù)據(jù)輸出。在 SCLK 引腳的上升沿移出數(shù)據(jù)。在 SPI 模式下，此引腳是開(kāi)漏輸出，需要使用一個(gè)外部上拉電阻器。 |
| nFAULT | 10 | 12 | O | 開(kāi)漏輸出。將上拉電阻器連接到內(nèi)部邏輯電源。在故障條件下時(shí)為邏輯低電平。 |
| 輸出 | ||||
| OUT1 | 17 | 20 | O | 連接至負(fù)載 1 |
| OUT2 | 16 | 19 | O | 連接至負(fù)載 2 |
| OUT3 | 15 | 18 | O | 連接至負(fù)載 3 |
| OUT4 | 14 | 17 | O | 連接至負(fù)載 4 |