ZHCS218G July 2011 – February 2025 DRV8804
PRODUCTION DATA
當(dāng) DRV8804 的 nENBL 引腳被拉至邏輯低電平時漏極開路 FET 輸出會啟用。通過在邏輯低電平下啟用器件，可以在高噪聲環(huán)境中使用長數(shù)據(jù)線，而不會無意中在耦合噪聲下啟用器件。無論 nENBL 引腳的狀態(tài)如何，器件仍將在 SDATIN / SDATOUT 線路和 SCLK 線路之間移動數(shù)據(jù)。
數(shù)據(jù)移至四條移位寄存器線路中的每條線路后，可以將 LATCH 引腳拉高以輸出四個移位寄存器的狀態(tài)。當(dāng) LATCH 被拉高后，四個移位寄存器的狀態(tài)將變?yōu)檫壿嬇c，與 nENBL 引腳的反向狀態(tài)對應(yīng)。如果 nENBL 引腳為邏輯低電平輸入，而 LATCH 引腳為邏輯高電平，則該驅(qū)動器通道的漏極開路輸出將打開。
如果器件檢測到 VM 已降至 UVLO 閾值以下，則將立即進入禁用所有內(nèi)部邏輯的狀態(tài)。器件將保持禁用狀態(tài)，直到 VM 上升到 UVLO 閾值以上且所有內(nèi)部邏輯隨后復(fù)位。在過流保護 (OCP) 事件期間，該器件會在一個 tRETRY 間隔內(nèi)移除柵極驅(qū)動，并且 nFAULT 引腳驅(qū)動為低電平。如果激活了 RESET 或移除并重新應(yīng)用 VM，則會立即清除故障。