ZHCSY89 May 2025 DRV8376-Q1
PRODUCTION DATA
如果在任何時候 VM 引腳上的輸入電源電壓降至低于 VUVLO 閾值(VM UVLO 下降閾值),所有集成式 FET、驅(qū)動器電荷泵和數(shù)字邏輯控制器都會被禁用,如圖 7-35 所示。消除 VM 欠壓條件后,將恢復(fù)正常運行(驅(qū)動器運行)。一旦器件假定 VM,器件狀態(tài) (DEV_STS) 寄存器中的 RESET 位就會鎖存為高電平。RESET 位保持高電平狀態(tài),直到通過 CLR_FLT 位或 nSLEEP 引腳復(fù)位脈沖 (tRST) 將其清除為止。
圖 7-35 VM 電源欠壓鎖定