4 引腳配置和功能

圖 4-1 289 焊球倒裝芯片 BGA
（頂視圖）

表 4-1 引腳功能

引腳		類型⁽¹⁾	說明
名稱	編號(hào)	類型⁽¹⁾	說明
AVDD12	B3、B4、B5、B6、B7、B8、B9、 B10、B11、B12、B13、B14、B15、F9、M3、M4、M8、M11、M14、 M15、N3、N4、N8、N11、N14、 N15、P3、P4、P8、P11、P14、 P15、R3、R4、R14、R15	P	模擬 1.2V 電源。建議使用低噪聲 LDO。
AVDDCLK12	T9、T10、U12	P	時(shí)鐘電源，1.2V。建議使用低噪聲 LDO
AVDD18	E9、H5、H13、J13、M6、M13、 N1、N6、N13、N17、P6、P13、 R6、R13、T1、T3、T4、T14、T15、 T17	P	模擬 1.8V 電源。建議使用低噪聲 LDO
AVDDCLK18	T8、T11	P	時(shí)鐘電源，1.8V。建議使用低噪聲 LDO
AVDDGPIO18	L5	P	用于 GPIO 引腳的 1.8V 電源。
CLKN、 CLKP	U9、 U10	I	差分時(shí)鐘輸入。內(nèi)部差分 100Ω 端接和自偏置至 0.7V 的共模電壓。應(yīng)該在外部進(jìn)行交流耦合。
DVDD09	C8、D8、E8、F8,G8、H8、J8, K8、K13、L6,L7、L8, L9、L10、L11、L12、L13	P	數(shù)字電源，0.9V。建議使用直流/直流開關(guān)穩(wěn)壓器。
GND	A1、A6、A9、A12、A17、B2、B16、 C10、D1、D10、D17、E10、F10、G5、G9、G10、G13、H9、H10、 J6、J7、J9、J10、J11、J12、K6、 K7、K9、K10、K11、K12、M1、 M2、M5、M7、M9、M10、M12、 M16、M17、N2、N5、N9、N10、 N12、N16、P2、P5、P9、P10、 P12、P16、R2、R5、R7、R8、 R9、R10、R11、R12、R16、T2、 T5、T6、T13、T16、U1、U2、 U5、U8、U11、U13、U16、U17	G	接地，0V
GPIO1、 GPIO2、 GPIO3	K4、 L14、 J15	I/O	可以通過 SPI 寫入為 GPIO 引腳分配不同的功能。請(qǐng)參閱 GPIO 控制。
GPIO8、 GPIO9、 GPIO10	L4、 J3、 K3、	I/O
GPIO12 至 GPIO23	J2、K2、L2、C2、 D2、K16、L16、J17、K17、 L17、C16、D16	I/O
IN0N、 IN0P	R17、 P17	I	差分模擬輸入，通道 0。內(nèi)部可編程 50Ω、100Ω 和 200Ω 端接。
IN1N、 INIP	U14、 U15	I	差分模擬輸入，通道 1。內(nèi)部可編程 50Ω、100Ω 和 200Ω 端接。
IN2N、 IN2P	P1、 R1	I	差分模擬輸入，通道 2。內(nèi)部可編程 50Ω、100Ω 和 200Ω 端接。
IN3N、 IN3P	U3、 U4	I	差分模擬輸入，通道 3。內(nèi)部可編程 50Ω、100Ω 和 200Ω 端接。
JESDCLKN、 JESDCLKP	C9、 D9	O	差分 JESD 輸出時(shí)鐘。LVDS 邏輯電平?？膳渲脼榇衅?解串器通道速率除以 (8 x k)。默認(rèn)情況下，該功能會(huì)斷電，引腳可以保持懸空。該輸出時(shí)鐘直接源自內(nèi)部串行器/解串器 PLL，不提供確定性延遲。
LVDSDCLK0N、 LVDSDCLK0P	F17、 E17	O	差分 LVDS 位時(shí)鐘輸出。在軟件中尚不受支持。保持為“無連接”
LVDSDCLK1N、 LVDSDCLK1P	F1、 E1	O	差分 LVDS 位時(shí)鐘輸出。在軟件中尚不受支持。保持為“無連接”
LVDSFCLK0N、 LVDSFCLK0P	H17、 G17	O	差分 LVDS 幀時(shí)鐘輸出。在軟件中尚不受支持。保持為“無連接”
LVDSFCLK1N、 LVDSFCLK1P	H1、 G1	O	差分 LVDS 幀時(shí)鐘輸出。在軟件中尚不受支持。保持為“無連接”
LVDSD0N、 LVDSD0P	G11、 H11	O	LVDS 輸出接口在軟件中尚不受支持。保持為“無連接”
LVDSD1N、 LVDSD1P	E11、 F11	O
LVDSD2N、 LVDSD2P	C11、 D11	O
LVDSD3N、 LVDSD3P	G12、 H12	O
LVDSD4N、 LVDSD4P	E12、 F12	O
LVDSD5N、 LVDSD5P	C12、 D12	O
LVDSD6N、 LVDSD6P	E13、 F13	O
LVDSD7N、 LVDSD7P	C13、 D13	O
LVDSD8N、 LVDSD8P	G14、 H14	O
LVDSD9N、 LVDSD9P	E14、 F14	O
LVDSD10N、 LVDSD10P	C14、 D14	O
LVDSD11N、 LVDSD11P	G15、 H15	O
LVDSD12N、 LVDSD12P	E15、 F15	O
LVDSD13N、 LVDSD13P	C15、 D15	O
LVDSD14N、 LVDSD14P	G16、 H16	O
LVDSD15N、 LVDSD15P	E16、 F16	O
LVDSD16N、 LVDSD16P	G7、 H7	O
LVDSD17N、 LVDSD17P	E7、 F7	O
LVDSD18N、 LVDSD18P	C7、 D7	O
LVDSD19N、 LVDSD19P	G6、 H6	O
LVDSD20N、 LVDSD20P	E6、 F6	O
LVDSD21N、 LVDSD21P	C6、 D6	O
LVDSD22N、 LVDSD22P	E5、 F5	O
LVDSD23N、 LVDSD23P	C5、 D5	O
LVDSD24N、 LVDSD24P	G4、 H4	O
LVDSD25N、 LVDSD25P	E4、 F4	O
LVDSD26N、 LVDSD26P	C4、 D4	O
LVDSD27N、 LVDSD27P	G3、 H3	O
LVDSD28N、 LVDSD28P	E3、 F3	O
LVDSD29N、 LVDSD29P	C3、 D3	O	LVDS 輸出接口在軟件中尚不受支持。保持為“無連接”
LVDSD30N、 LVDSD30P	G2、 H2	O
LVDSD31N、 LVDSD31P	E2、 F2	O
NC	J5、J14、K1、K5、K14、L1	-	不連接
RESET	J1	I	硬件復(fù)位。低電平有效。該引腳具有內(nèi)部 10kΩ 下拉電阻器至 AVDD18。
SCLK	K15	I	串行接口時(shí)鐘輸入。該引腳具有內(nèi)部 10kΩ 下拉電阻器。
SDIO	L15	I/O	串行接口數(shù)據(jù)輸入/輸出。該引腳具有內(nèi)部 10kΩ 下拉電阻器。
SDOUT	L3	O	串行接口數(shù)據(jù)輸出。
SEN	J16	I	串行接口使能。低電平有效。該引腳具有內(nèi)部 10kΩ 下拉電阻器至 AVDD18。
STX0N、 STX0P	C17、 B17	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 0
STX1N、 STX1P	A16、 A15	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 1
STX2N、 STX2P	A14、 A13	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 2
STX3N、 STX3P	A11、 A10	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 3
STX4N、 STX4P	C1、 B1	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 4
STX5N、 STX5P	A2、 A3	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 5
STX6N、 STX6P	A4、 A5	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 6
STX7N、 STX7P	A7、 A8	O	差分高速串行 JESD204B/C 輸出數(shù)據(jù)接口，通道 7
SYNC	J4	I	JESD 低電平有效 SYNC 輸入。當(dāng) SYNC 為低電平且器件已配置時(shí)，器件在 JESD 通道上發(fā)送 K 字符。
SYSREFN、 SYSREFP	U6、 U7	I	差分 SYSREF 輸入（100Ω 差分終端，自偏置到 1.2V）。支持交流和直流耦合。
TIMESTAMPN、 TIMESTAMPP	P7、 N7	I	在軟件中尚不受支持?？蛇B接至 GND。
VCM	T7、T12	O	共模電壓基準(zhǔn)輸出。兩個(gè)引腳在內(nèi)部短接在一起。

(1) I = 輸入，O = 輸出，I/O = 輸入或輸出，G = 接地，P = 電源。