ZHCSYS0A August 2025 – October 2025 ADC34RF72
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 參數(shù)測(cè)量信息
- 7 詳細(xì)說(shuō)明
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- ANH|289
散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)
訂購(gòu)信息
7.3.3.1 SYSREF 監(jiān)測(cè)器
SYSREF 監(jiān)控器通過(guò)將傳入的 SYSREF 信號(hào)與具有模擬延遲的采樣時(shí)鐘副本鎖存來(lái)將傳入的 SYSREF 信號(hào)與 ADC 采樣時(shí)鐘進(jìn)行比較。鎖存輸出通過(guò) SYSREF 處理塊在內(nèi)部進(jìn)行處理，最終輸出提供給用戶。鎖存的觸發(fā)器輸出用于檢查 CLK 和 SYSREF 上升沿之間是否有足夠的裕度（設(shè)置和保持時(shí)間）。如果檢測(cè)到設(shè)置和保持時(shí)間違反情況，則可以使用可編程延遲 td 來(lái)調(diào)整 SYSREF 延遲，以確保 CLK 和 SYSREF 之間有足夠的裕度來(lái)正確鎖存 SYSREF。
圖 7-10 SYSREF 檢測(cè)電路可以對(duì)以下參數(shù)進(jìn)行編程：
表 7-5 SYSREF 配置編程
系統(tǒng)參數(shù) 名稱 | 尺寸 | 默認(rèn)值 | 訪問(wèn) | 說(shuō)明 |
|---|---|---|---|---|
| SYSREF_MONITOR_NUM_POLLS | 8 | 1 | R/W | 設(shè)置更新 SYSREF_MONITOR_OUT 之前要檢測(cè)的 SYSREF 上升沿?cái)?shù)。由于每個(gè)觸發(fā)器輸出與其所有先前的輸出進(jìn)行“或”運(yùn)算，直到看到 SYSREF_MONITOR_NUM_POLLS SYSREF 上升沿，因此較高的 SYSREF_MONITOR_NUM_POLLS 值可用于測(cè)量 SYSREF 邊沿?cái)U(kuò)展。 1...255：更新 SYSREF_MONITOR_OUT 之前要看到的 SYSREF 上升沿?cái)?shù)。 |
| SYSREF_MONITOR_TD_COARSE | 4 | 0 | R/W | 設(shè)置 td 塊中的粗略延遲次數(shù) (45ps)。 |
| SYSREF_MONITOR_TD_FINE | 4 | 0 | R/W | 設(shè)置 td 塊中的精細(xì)延遲。 td_fine = (floor(SYSREF_MONITOR_TD_FINE/2)*15ps) + ((SYSREF_MONITOR_TD_FINE%2)*4ps) |
| SYSREF_MONITOR_OUT | 8 | 0 | R | SYSREF 監(jiān)測(cè)輸出。位 0 對(duì)應(yīng)于第一個(gè) CLK 邊沿，位 7 對(duì)應(yīng)于最后一個(gè) CLK 邊沿。 SYSREF_MONITOR_OUT 只能處于以下?tīng)顟B(tài)之一，并且可以按如下解釋： 狀態(tài) 0：一個(gè)或多個(gè)零后跟一個(gè)或多個(gè)一。SYSREF 轉(zhuǎn)換上升出現(xiàn)在 SYSREF 監(jiān)控窗口中，檢測(cè)到設(shè)置和保持時(shí)間違反情況。SYSREF_LAT 應(yīng)延遲，直到觀察到所有零或所有一。 狀態(tài) 1：全零。CLK 領(lǐng)先 SYSREF_LAT，并且 SYSREF_LAT 在下一個(gè) CLK 上升沿正確鎖存。 狀態(tài) 2：全一。CLK 滯后 SYSREF_LAT，并且 SYSREF_LAT 由當(dāng)前 CLK 上升沿正確鎖存。 |