ZHCSIA0C May 2018 – September 2025 TAS3251
PRODUCTION DATA
串行音頻接口端口是一個(gè) 3 線串行端口,傳輸?shù)男盘枮?LRCK/FS(引腳 25)、SCLK(引腳 23)和 SDIN(引腳 24)。SCLK 是串行音頻位時(shí)鐘,用于將 SDIN 上的串行數(shù)據(jù)在時(shí)鐘控制下傳輸?shù)揭纛l接口的串行移位寄存器中。串行數(shù)據(jù)在 SCLK 的上升沿傳入 TAS3251 器件。當(dāng)器件在 TDM 模式下運(yùn)行時(shí),LRCK/FS 引腳是串行音頻左/右字時(shí)鐘或幀同步。
| 格式 | 數(shù)據(jù)位 | 最大 LRCK/FS 頻率 (kHz) | MCLK 速率 (fS) | SCLK 速率 (fS) |
|---|---|---|---|---|
| I2S/LJ/RJ | 32、24、20、16 | 高達(dá) 96 | 128 至 3072 (≤ 50MHz) | 64、48、32 |
| TDM/DSP | 32、24、20、16 | 高達(dá) 48 | 128 至 3072 | 125、256 |
| 96 | 128 至 512 | 125、256 |
TAS3251 器件需要 LRCK/FS 與系統(tǒng)時(shí)鐘同步,但不要求 LRCK/FS 與系統(tǒng)時(shí)鐘之間特定的相位關(guān)系。
如果 LRCK/FS 與系統(tǒng)時(shí)鐘之間的關(guān)系變化超過 ±5 MCLK,則在一個(gè)采樣周期內(nèi)初始化內(nèi)部操作,并將模擬輸出強(qiáng)制保持在雙極性零電平,直到 LRCK/FS 與系統(tǒng)時(shí)鐘重新完成同步為止。
如果 LRCK/FS 與 SCLK 之間的關(guān)系連續(xù)超過 4 個(gè) LRCK/FS 周期無效,器件將在一個(gè)采樣周期內(nèi)初始化內(nèi)部操作,并將模擬輸出強(qiáng)制保持在雙極性零電平,直到 LRCK/FS 與 SCLK 重新完成同步為止。