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ZHCSIA0C May 2018 – September 2025 TAS3251

PRODUCTION DATA

封裝選項

機械數(shù)據(jù) (封裝 | 引腳)

DKQ|56
- MPDS378A

散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)

DKQ|56
- PPTD343

訂購信息

7.3.4.1 基于音頻速率控制器時鐘的時鐘控制器模式

在控制器模式下，該器件會生成位時鐘以及左-右和幀同步時鐘，并在相應(yīng)的引腳上輸出這些時鐘。要在控制器模式下配置器件，首先應(yīng)將器件置于復位狀態(tài)，然后使用寄存器 SCLKO 和 LRKO (P0-R9)。然后使用 RSCLK 和 RLRK 位 (P0-R12) 復位 LRCK/FS 與 SCLK 的分頻計數(shù)器。最后，退出復位。

圖 7-3 展示了控制器模式下器件的簡化串行端口時鐘樹。

圖 7-3 MCLK 源控制器模式的簡化時鐘樹

在控制器模式下，MCLK 作為輸入，而 SCLK 和 LRCK/FS 作為輸出。SCLK 與 LRCK/FS 均通過對 MCLK 的整數(shù)分頻得到。當控制器模式使用非音頻速率的控制時鐘源時，需要借助外部 GPIO，使 PLL 以獨立模式運行。PLL 應(yīng)配置為能夠驅(qū)動片上處理器達到其最大運行時鐘頻率。關(guān)于控制器模式的具體操作方法，請參考相關(guān)部分。

當使用音頻速率的控制時鐘時，需要在寄存器中完成的操作包括：將器件切換至控制器模式，并設(shè)置相應(yīng)的分壓器分壓比。一個典型的控制器模式應(yīng)用實例是：使用 24.576MHz 的 MCLK 作為控制時鐘源，再通過整數(shù)分頻產(chǎn)生 48kHz 采樣率所需的 SCLK 與 LRCK/FS。在控制器模式下，器件的 DAC 部分同樣由 PLL 輸出驅(qū)動。即便使用內(nèi)部 PLL，TAS3251 器件依然能夠滿足所規(guī)定的音頻性能。但是，使用 MCLK CMOS 振蕩器源的抖動將小于 PLL。

要切換 DAC 時鐘（圖 7-2 中的 SDAC），需修改以下寄存器

Clock Tree Flex Mode（P253-R63 和 P253-R64）
DAC 和 OSR 源時鐘寄存器 (P0-R14)。設(shè)置為 0x30（MCLK 輸入，OSR 與 DAC 源保持一致）
DAC 時鐘分頻器應(yīng)為 16 f_S。
- 16 × 48 kHz = 768kHz
- 24.576MHz（MCLK 輸入）/ 768kHz = 32
- 因此，寄存器 DDAC (P0-R28) 的分頻比應(yīng)設(shè)置為 32。但根據(jù)寄存器映射規(guī)則，0x00 = 1，因此需要將 32 轉(zhuǎn)換為 0x1F (31dec)。