ZHCSIA0C May 2018 – September 2025 TAS3251
PRODUCTION DATA
| 參數(shù) | 測試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| 數(shù)字 I/O | ||||||
| VIH1 | DAC_DVDD 基準(zhǔn)數(shù)字輸入的輸入邏輯高電平閾值(1) | 70% | VDAC_DVDD | |||
| VIL1 | DAC_DVDD 基準(zhǔn)數(shù)字輸入的輸入邏輯低電平閾值(1) | 30% | VDAC_DVDD | |||
| IIH1 | DAC_DVDD 基準(zhǔn)數(shù)字輸入引腳的輸入邏輯高電流電平(1) | VIN(DigIn) = VDAC_DVDD | 10 | μA | ||
| IIL1 | DAC_DVDD 基準(zhǔn)數(shù)字輸入引腳的輸入邏輯低電流電平(1) | VIN(DigIn) = 0V | -10 | μA | ||
| VOH(DigOut) | 輸出邏輯高電壓電平(1) | IOH = 4mA | 80% | VDAC_DVDD | ||
| VOL(DigOut) | 輸出邏輯低電壓電平(1) | IOH = -4mA | 22% | VDAC_DVDD | ||
| I2C 控制端口 | ||||||
| CL(I2C) | 每條 I2C 線路允許的負(fù)載電容 | 400 | pF | |||
| fSCL(fast) | 支持 SCL 頻率 | 無等待狀態(tài),快速模式 | 400 | kHz | ||
| fSCL(slow) | 支持 SCL 頻率 | 無等待狀態(tài),慢速模式 | 100 | kHz | ||
| VNH | 每個連接的器件的高電平噪聲容限(包括遲滯) | 0.2 × VDAC_DVDD | V | |||
| MCLK 和 PLL 規(guī)范 | ||||||
| DMCLK | 允許的 MCLK 占空比 | 40% | 60% | |||
| fMCLK | 支持的 MCLK 頻率 | 高達(dá) 50MHz | 128 | 512 | fS(2) | |
| fPLL | PLL 輸入頻率 | 時鐘分頻器使用分?jǐn)?shù)分頻 D > 0、P = 1 | 6.7 | 20 | MHz | |
| 時鐘分頻器使用整數(shù)分頻 D = 0、P = 1 | 1 | 20 | ||||
| 串行音頻端口 | ||||||
| tDLY | 所需的 LRCK/FS 至 SCLK 上升沿延遲 | 5 | ns | |||
| DSCLK | 允許的 SCLK 占空比 | 40% | 60% | |||
| fS | 支持的輸入采樣速率 | 8 | 96 | kHz | ||
| fSCLK | 支持的 SCLK 頻率 | 32 | 64 | fS(2) | ||
| fSCLK | SCL 頻率 | 控制器模式或目標(biāo)模式 | 24.576 | MHz | ||