ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
為器件定義了多種不同的延遲,如圖 7-53 所示并列于表 7-68 中。這些參數(shù)中有許多取決于芯片配置(JMODE、LT、JENC、RBD、NCO_EN、MXMODE (DES2X)、PFIR_EN、PFIR_MODE)。TI 提供了 Excel 電子表格計(jì)算器,用于計(jì)算不同運(yùn)行模式下的器件延遲。
在 JESD204C 子類 0 操作中,從串行器/解串器輸入到 DAC 輸出的延遲稱為 TDAC_LAT0,不具有確定性,Excel 電子表格計(jì)算器中提供了最小和最大范圍。
在 JESD204C 子類 1 操作中,從 SYSREF 輸入到 DAC 輸出的延遲 TDAC_LAT 是確定性的,并在 Excel 電子表格計(jì)算器中提供。JESD204C 發(fā)送器到 RxFIFO 輸出的 JESD204C 鏈路也可能具有確定性延遲,前提是 RBD 值設(shè)置正確(適當(dāng)?shù)臈l件取決于 SYSREF 和鏈路路徑的延遲,如圖 7-53 所示)。
| 延遲參數(shù) | 定義 |
|---|---|
| TRELEASE | 從跟隨 SYSREF 上升沿的 DACCLK 上升沿到彈性緩沖器釋放事件的延遲。(僅限子類 1。) |
| TDAC_LAT | 從跟隨 SYSREF 上升沿的 DACCLK 上升沿到 SYSREF 在 DAC 輸出端啟動(dòng)首次多幀/擴(kuò)展多塊采樣的時(shí)間的延遲(僅限子類 1)。 |
| TRxIN | 從接收器數(shù)據(jù)輸入到彈性緩沖器輸入的延遲,包括彈性緩沖器的最短設(shè)置時(shí)間。這是非確定性的,因此提供了最小和最大限制。 |
| TTxOUT | 從發(fā)送器器件 SYSREF 輸入,到發(fā)送器 (Tx) 輸出的多幀或 EMB 邊界信號(hào)抵達(dá)接收器 (Rx) 之間的延遲。 |
| TDAC_LAT0 | 從接收器數(shù)據(jù)輸入(多幀/EMB 邊界)到 DAC 輸出上啟動(dòng)的首次多幀采樣的延遲。這是非確定性的,因此提供了最小和最大限制(僅限子類 0)。 |