ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
表 8-33 列出了 CPLL_AND_CLOCK 寄存器的存儲器映射寄存器。表 8-33 中未列出的所有寄存器偏移地址都應(yīng)視為保留的位置，并且不應(yīng)修改寄存器內(nèi)容。
| 偏移 | 首字母縮寫詞 | 寄存器名稱 | 部分 |
|---|---|---|---|
| 0x80 | CLK_SLOW | 節(jié) 8.3.4.1 | |
| 0x82 | NOISEREDUCE_CLK | 節(jié) 8.3.4.2 | |
| 0x84 | DES_LOOP_EN | 節(jié) 8.3.4.3 | |
| 0x85 | DES_LOOP_BW | 節(jié) 8.3.4.4 | |
| 0x8A | CPLL_EN | 節(jié) 8.3.4.5 | |
| 0x8B | CPLL_MPY | 節(jié) 8.3.4.6 | |
| 0x8F | CPLL_LOCKED | 節(jié) 8.3.4.7 | |
| 0x98 | CPLL_STATUS | 節(jié) 8.3.4.8 | |
| 0x99 | CPLL_STATUS2 | 節(jié) 8.3.4.9 |
復(fù)雜的位訪問類型經(jīng)過編碼可適應(yīng)小型表單元。表 8-34 展示了適用于此部分中訪問類型的代碼。
| 訪問類型 | 代碼 | 說明 |
|---|---|---|
| 讀取類型 | ||
| R | R | 讀取 |
| R-0 | R -0 | 讀取 返回 0 |
| 寫入類型 | ||
| W | W | 寫入 |
| W1C | W 1C | 寫入 1 以清零 |
| 復(fù)位或默認(rèn)值 | ||
| -n | 復(fù)位后的值或默認(rèn)值 | |
CLK_SLOW 如表 8-35 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-1 | RESERVED | R | 0x0 | 保留 |
| 0 | CLK_SLOW | R/W | 0x0 | 當(dāng) DEVCLK 頻率低于 3GHz 時，設(shè)置該位。 |
NOISEREDUCE_CLK 如表 8-36 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-2 | RESERVED | R | 0x0 | |
| 1 | NOISEREDUCE_CLKDIST_EN | R/W | 0x1 | 減少時鐘發(fā)生器電源 (VDDCLK08) 上的噪聲。 |
| 0 | NOISEREDUCE_CLKGEN_EN | R/W | 0x1 | 減少時鐘分配電源 (AVDDCLK) 上的噪聲。 |
DES_LOOP_EN 如表 8-37 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-2 | RESERVED | R | 0x0 | 保留 |
| 1 | DES_LOOP_EN1 | R/W | 0x0 | DES_LOOP_EN1 啟用 DACB 的 DES 校正環(huán)路。這可能會降低 DES 模式下 FDAC-FOUT 圖像的振幅 |
| 0 | DES_LOOP_EN0 | R/W | 0x0 | DES_LOOP_EN0 啟用 DACA 的 DES 校正環(huán)路。這可能會降低 DES 模式下 FDAC-FOUT 圖像的振幅 |
DES_LOOP_BW 如表 8-38 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-2 | RESERVED | R | 0x0 | 保留 |
| 1-0 | DES_LOOP_BW | R/W | 0x0 | 調(diào)整 DES 校正環(huán)路的帶寬。兩個 DAC 通道都會受影響。最低值具有最佳穩(wěn)定性，但噪聲更高。 |
CPLL_EN 如表 8-39 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-1 | RESERVED | R | 0x0 | |
| 0 | CPLL_EN | R/W | 0x0 | 在高電平時啟用轉(zhuǎn)換器 PLL。 |
CPLL_MPY 如表 8-40 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 15-8 | RESERVED | R | 0x0 | |
| 7-0 | CPLL_MPY | R/W | 0xA | 指定 PHY 的 PLL 倍頻器。請參閱“CPLL 控制”。允許的值為 8 到 99。 FDACCLK = FREF * CPLL_MPY |
CPLL_LOCKED 如表 8-41 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-1 | RESERVED | R | 0x0 | |
| 0 | CPLL_LOCKED | R | X | 如果 CPLL 鎖定，則該位返回 1 |
CPLL_STATUS 如表 8-42 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-1 | RESERVED | R | 0x0 | |
| 0 | CPLL_LOCK_LOST | R/W1C | 0x0 | 只要 LOCK 信號為低電平，就會設(shè)置此位。這是一個粘滯位（即使 CPLL 獲得鎖定也保持置位狀態(tài)）。寫入 1 表示清除。這用于調(diào)試目的，并允許 SPI 監(jiān)測 CPLL 是否失去鎖定（即使短暫失去鎖定）。 |
表 8-43 展示了 CPLL_STATUS2。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-6 | RESERVED | R | 0x0 | |
| 5 | CPLL_NO_LOCK | R | X | 這表示 CPLL 已完成校準(zhǔn)，但無法保持或維持穩(wěn)定鎖定。如果實現(xiàn)了鎖定，但隨后持續(xù)丟失（可能是由于參考時鐘頻率的變化），也會發(fā)生這種情況。 |
| 4 | CPLL_CORE_GAP | R | X | 如果 CPLL 檢測到內(nèi)核之間的頻差，則返回 1。 |
| 3 | CPLL_REF_SLOW | R | X | 如果 CPLL 基準(zhǔn)時鐘太慢以至于 CPLL 無法鎖定，則返回 1。如果發(fā)生這種情況，請驗證 CPLL_MPY 的設(shè)定。 |
| 2 | CPLL_REF_FAST | R | X | 如果 CPLL 基準(zhǔn)時鐘過快而無法鎖定 CPLL，則返回 1。如果發(fā)生這種情況，請驗證 CPLL_MPY 的設(shè)定。 |
| 1 | CPLL_VCAL_DONE | R | X | 返回 1 以指示 CPLL 校準(zhǔn)已完成。 |
| 0 | RESERVED | R | 0x0 |