ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
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該器件需要一個(gè)運(yùn)行時(shí)鐘(名為 DACCLK),該時(shí)鐘的運(yùn)行頻率與 NRZ、RTZ 和射頻模式下的 DAC 內(nèi)核采樣率相等,或者是 DES 模式下 DAC 內(nèi)核采樣率的一半。時(shí)鐘子系統(tǒng)如圖 7-8. 所示。輸入時(shí)鐘可以直接采用 DACCLK 頻率,也可以在使用 PLL/VCO (CPLL) 來(lái)生成 DACCLK 時(shí),采用參考頻率。使用內(nèi)部 PLL/VCO 時(shí),無(wú)法實(shí)現(xiàn)多器件同步。