ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
通過根據(jù)寄存器 TRIGC_DIV 對 DAC 時鐘進行分頻,生成同步觸發(fā)時鐘。分頻器在 SYSREF 的每個上升沿復(fù)位。如果檢測到重新對齊觸發(fā)時鐘分頻器的 SYSREF 邊沿,則設(shè)置 CLK_REALIGNED。觸發(fā)時鐘用于閂鎖同步觸發(fā)接口。
要使觸發(fā)時鐘有效,必須設(shè)置 SYS_EN = 1,并且 TRIG_TYPEn 值中的至少一個值必須為 4 或 6。如果 TRIGC_OUT_EN = 1 且 FR_EN = 0,則在 TRIGCLK 輸出端驅(qū)動觸發(fā)時鐘?;蛘撸脩艨梢允褂?ALARM_SEL 在 ALARM 引腳上輸出觸發(fā)時鐘(如果 TRIGCLK 引腳因為被分配給 FRI 接口而不可用,則這很有用)。如果 FR_EN = 1,則 TRIGCLK 成為閂鎖 FR 數(shù)據(jù)的輸入。
當 TRIGC_DIV 為偶數(shù)且大于零(TRIGC_DIV+1 為奇數(shù))時,輸出時鐘的高電平時間比低電平時間少 32 個 DACCLK 周期。