ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
PLL 輸出頻率由基準(zhǔn)時(shí)鐘頻率 (FRX = FVCO/2) 和 PLL 倍頻因子決定,詳見基準(zhǔn)時(shí)鐘。然而,PLL 輸出頻率僅在有限范圍內(nèi)工作,因此提供了速率設(shè)置以支持廣泛的線路速率。
線速率 (FBIT) 和 VCO 頻率 (F VCO) 之間的關(guān)系取決于用戶定義的速率設(shè)置,如表 7-34 所列。
| RATE 字段 | 說明 | 線速率 | 支持的線速率 |
|---|---|---|---|
| 0 | 全速率 | 2 * FVCO | 16.25Gbps-32.5Gbps |
| 1 | 半速率 | 1 * FVCO | 8.125Gbps-16.25Gbps |
| 2 | 四分之一速率 | 0.5 * FVCO | 4.0625Gbps-8.125Gbps |
| 3 | 八分之一速率 | 0.25 * FVCO | 2.03125Gbps-4.0625Gbps |
| 4 | 十六分之一速率 | 0.125 * FVCO | 1.015625Gbps-2.03125Gbps |