ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
表 8-58 列出了 JESD204C 寄存器的存儲器映射寄存器。表 8-58 中未列出的所有寄存器偏移地址都應(yīng)視為保留的位置,并且不應(yīng)修改寄存器內(nèi)容。
| 偏移 | 首字母縮寫詞 | 寄存器名稱 | 部分 |
|---|---|---|---|
| 0x101 | JMODE | 節(jié) 8.3.6.1 | |
| 0x102 | JESD_M | 節(jié) 8.3.6.2 | |
| 0x103 | JCTRL | 節(jié) 8.3.6.3 | |
| 0x104 | SHMODE | 節(jié) 8.3.6.4 | |
| 0x105 | KM1 | 節(jié) 8.3.6.5 | |
| 0x106 | RBD | 節(jié) 8.3.6.6 | |
| 0x107 | JESD_STATUS | 節(jié) 8.3.6.7 | |
| 0x108 | REFDIV | 節(jié) 8.3.6.8 | |
| 0x10A | MPY | 節(jié) 8.3.6.9 | |
| 0x10B | RATE | 節(jié) 8.3.6.10 |
復(fù)雜的位訪問類型經(jīng)過編碼可適應(yīng)小型表單元。表 8-59 展示了適用于此部分中訪問類型的代碼。
| 訪問類型 | 代碼 | 說明 |
|---|---|---|
| 讀取類型 | ||
| R | R | 讀取 |
| R-0 | R -0 | 讀取 返回 0 |
| R-1 | R -1 | 讀取 返回 1s |
| 寫入類型 | ||
| W | W | 寫入 |
| W1C | W 1C | 寫入 1 以清零 |
| 復(fù)位或默認(rèn)值 | ||
| -n | 復(fù)位后的值或默認(rèn)值 | |
表 8-60 中顯示了 JMODE。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-6 | RESERVED | R | 0x0 | |
| 5-0 | JMODE | R/W | 0x0 | 指定 JMODE |
JESD_M 如 表 8-61 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-4 | RESERVED | R | 0x0 | |
| 3-0 | JESD_M | R/W | 0x1 | 指定要啟用的樣本流(JESD204C 轉(zhuǎn)換器)數(shù)量(JESD204C M 參數(shù))。啟用的流的數(shù)量必須根據(jù)配置為從 JESD 接口接收樣本的 DAC 或 DSP 通道數(shù)量進(jìn)行合理設(shè)置(請參閱 DSP_MODE、MXMODE、DAC_SRC、DSP_L)。當(dāng) JESD_M=0 時,即使設(shè)置了 SYS_EN,JESD 接口也不會被啟用(例如,如果所有 DSP 通道不需要輸入采樣)。 當(dāng) DSP_MODE = 旁路模式(禁用所有 DSP)時,JESD_M 必須為 1 或 2。使用 DAC_SRC 將 DAC 通道綁定到輸入流 0 或 1。 DSP_MODE = 任何啟用的 DSP,JESD_M 必須為 0、1、2、4、6、8。對于每個需要采樣的 DSP 通道,需啟用 2 個樣本流(請參閱 DSP_MODE)。若無需 DSP 通道接收輸入采樣,則使用 JESD_M=0 來禁用 JESD 接口。 流 0 和 1 為 DSP 通道 0 提供數(shù)據(jù)。 流 2 和 3 為 DSP 通道 1 提供數(shù)據(jù)。 流 4 和 5 為 DSP 通道 2 提供數(shù)據(jù)。 流 6 和 7 為 DSP 通道 3 提供數(shù)據(jù)。 注釋 1:JESD_M 不應(yīng)超過與所選 JMODE 關(guān)聯(lián)的 Mx 參數(shù)。有關(guān)與每個 JMODE 關(guān)聯(lián)的 Mx 值,請參閱“支持的模式”。 啟用通道數(shù) (L) 的計算公式為 L = ceiling(M/Mx*Lx)。 僅當(dāng)所有啟用的 DSP 均使用非 JESD 模式(例如 DDS SPI 或 DDS 矢量模式)時,在 DSP 模式下使用 JESD_M=1 才合法。單個樣本流可用于觸發(fā)源(TRIG_TYPEn=3,TRIG_SELn=0)。以這種方式觸發(fā)時,僅支持 JMODE 3 至 7,LT 必須為 32、64、128 或 256(請參閱 DSP_L)。 |
表 8-62 中顯示了 JCTRL。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7 | RESERVED | R | 0x0 | |
| 6 | TI_MODE | R/W | 0x0 |
|
| 5 | SUBCLASS | R/W | 0x0 | 指定如何釋放彈性緩沖器:
|
| 4 | JENC | R/W | 0x0 |
|
| 3-2 | RESERVED | R | 0x0 | |
| 1 | SFORMAT | R/W | 0x1 | JESD204C 樣本的輸入樣本格式。 如果任何 DSP 配置為 DSP 流模式,則必須使用 SFORMAT=1。
|
| 0 | SCR | R/W | 0x1 | 建議使用 8b/10b 擾頻器來降低雜散噪聲,并確保某些樣本有效載荷不能阻止 JESD204C 接收器檢測不正確的代碼組或通道對齊。該寄存器對 64b/66b 模式(始終進(jìn)行擾頻)沒有影響。
|
表 8-63 中顯示了 SHMODE。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-2 | RESERVED | R | 0x0 | |
| 1-0 | SHMODE | R/W | 0x0 | 為 64b/66b 同步字(每個多塊 32 位數(shù)據(jù))選擇模式。這僅在 JENC=1(64b/66b 模式)時適用。 注意:該器件不支持任何 JESD204C 命令特性。接收器會忽略所有命令字段。
|
表 8-64 展示了 KM1。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-0 | KM1 | R/W | 0x3F | K 是每個多幀的幀數(shù),當(dāng)使用 8b/10b 鏈路層時,應(yīng)在此處對 K-1 進(jìn)行編程(請參閱 JENC)。根據(jù) JMODE 設(shè)置,K 的合法值受到限制。若將 K 編程為非法值,會導(dǎo)致鏈路故障。 默認(rèn)值為 KM1=31,對應(yīng)于 K=32。 注意:對于使用 64b/66b 鏈路層的模式,忽略 KM1 寄存器。K 的有效值為 256*E/F。 |
表 8-65 中顯示了 RBD。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7 | RESERVED | R | 0x0 | |
| 6-0 | RBD | R/W | 0x0 | 該寄存器改變了彈性緩沖器釋放機(jī)會。將 RBD 增加 1 會將釋放機(jī)會延遲 8 個字節(jié)(八位位組)。 對于 8b/10b 模式,RBD 的合法范圍為 0 至 K*F/8-1。 對于 64b/66b 模式,RBD 的合法范圍為 0 至 32*E-1。 |
JESD_STATUS 如 表 8-66 所示。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7 | EB_ERR | W1C | X | 彈性緩沖器出現(xiàn)下溢/溢出。 |
| 6 | LINK_UP | R | X | 設(shè)置后,表示 JESD204C 鏈路已啟動(釋放彈性緩沖器)。 |
| 5 | JSYNC_STATE | R | X | 返回 JESD204C SYNC 信號的狀態(tài)。 0 = 0b0 = SYNC 置為有效 1 = 0b1 = SYNC 置為無效 |
| 4 | RESERVED | R | X | |
| 3 | JESD_ALIGNED | R | X | 指示 LMFC/LEMC 已通過 SYSREF 對齊,另一個 SYSREF 脈沖已確認(rèn)該對齊狀態(tài)。該位為只讀(不能通過 SPI 清零)。設(shè)置 SYSREF_ALIGN_EN 和 SYS_EN 后,該器件可能需要多達(dá) 15 個 SYSREF 脈沖才能實現(xiàn)對齊并設(shè)置該位。 |
| 2 | PLL_LOCKED | R | X | 當(dāng)設(shè)置為高電平時,表示所有啟用的 PHY PLL 均鎖定。 |
| 1-0 | RESERVED | R | X |
表 8-67 中顯示了 REFDIV。
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| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 15-8 | RESERVED | R | 0x0 | |
| 7-0 | REFDIV | R/W | 0x30 | 指定頻率分頻值,以從 DAC 時鐘 (FDACCLK) 生成 PHY PLL 基準(zhǔn)時鐘 (FREF)。 以下為合法值:1、2、3、4、5、6、8、10、12、16、20、24、32、40、48、64、80、96 和 128。 保留所有其他值,可能導(dǎo)致未定義行為。 請參閱“PLL 控制”。 |