ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
串行器/解串器 PLL 輸出頻率使用多個(gè) VCO 內(nèi)核實(shí)現(xiàn)。LC 回路可提供良好的相位噪聲性能。8.125GHz 至 16.25GHz 的整個(gè)范圍（倍頻）以 4 個(gè)不同的 VCO 內(nèi)核涵蓋。需要進(jìn)行 VCO 校準(zhǔn)才能獲得所需的正確頻率。
校準(zhǔn)需要穩(wěn)定的基準(zhǔn)時(shí)鐘。校準(zhǔn)在 PLL 被啟用后開(kāi)始。校準(zhǔn)期間，PLL 環(huán)路被禁用，而 VCO 控制電壓被驅(qū)動(dòng)至量程中點(diǎn)。校準(zhǔn)算法使用頻率檢測(cè)器來(lái)確定 VCO 頻率是過(guò)高還是過(guò)低。
當(dāng) VCO 校準(zhǔn)完成（或被跳過(guò)）并檢測(cè)到鎖定時(shí)，PLL_LOCKED 字段被置位。