ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測(cè)試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| JESD204C 串行器/解串器接口 [15:0]SRX-/+ | ||||||
| fSERDESMAX | 串行器/解串器比特率最大值 | 32.5 | Gbps | |||
| fSERDESMIN | 串行器/解串器比特率最小值 | 1.5 | Gbps | |||
| fREFMAX | 串行器/解串器 PLL 基準(zhǔn)頻率最大值 | 2040 | MHz | |||
| fREFMIN | 串行器/解串器 PLL 基準(zhǔn)頻率最小值 | 82 | MHz | |||
| fVCOMAX | 串行器/解串器 PLL 頻率最大值 | 16.25 | GHz | |||
| fVCOMIN | 串行器/解串器 PLL 頻率最小值 | 8.125 | GHz | |||
| SJLF | 低頻正弦抖動(dòng)容限 | 20kHz | 5 | UI | ||
| SJHF | 高頻正弦抖動(dòng)容限 | 20MHz | 0.05 | UI | ||
| BHPUJ | 有界高概率非相關(guān)抖動(dòng)容限 | 0.25 | UI | |||
| BHPCJ | 有界高概率相關(guān)抖動(dòng)容限 | 0.2 | UI | |||
| TUJ | 總抖動(dòng)容限(2) | 0.7 | UI | |||
| BOOSTCTLE | 相對(duì)于直流,CTLE 在數(shù)據(jù)速率奈奎斯特頻率下的升壓 | 9 | dB | |||
| RLDIFF | 差分回波損耗 | fIN = 0.275 - 0.75*fSERDES | -9.7 | dB | ||
| 延遲 | ||||||
| TDACCLK | DAC 時(shí)鐘周期 | 1 / fCLK | ||||
| tPD(RX) | 串行器/解串器 RX 模擬傳播延遲 | 串行器/解串器 RX 模擬傳播延遲 | 250 | ps | ||
| tPDI | 輸入時(shí)鐘上升沿交叉至輸出采樣交叉 | 輸入時(shí)鐘上升沿交叉至輸出采樣交叉 | 250 | ps | ||
| tDAC_LAT | 從 SYSREF 上升沿到 DAC 輸出的數(shù)字路徑延遲 | 請(qǐng)參閱“XLS 計(jì)算器” | ||||
| tRELEASE | 從 SYSREF 上升沿到彈性緩沖器釋放的延遲 | 請(qǐng)參閱“XLS 計(jì)算器” | ||||
| tRXIN | 從 SERDES 輸入到彈性緩沖器釋放的延遲 | 請(qǐng)參閱“XLS 計(jì)算器” | ||||
| 串行編程接口 | ||||||
| fS_C | 串行時(shí)鐘頻率 | 15 | MHz | |||
| tP | 串行時(shí)鐘周期 | 33 | ns | |||
| tPH | 串行時(shí)鐘脈沖寬度高電平 | 16 | ns | |||
| tPL | 串行時(shí)鐘脈沖寬度低電平 | 16 | ns | |||
| tSU | SDI 設(shè)置 | 8 | ns | |||
| tH | SDI 保持 | 1.5 | ns | |||
| tIZ | SDI 三態(tài) | 3 | ns | |||
| tODZ | SDO 被驅(qū)動(dòng)至三態(tài) | 200fF 負(fù)載 | 0 | 6 | ns | |
| tOZD | SDO 三態(tài)到被驅(qū)動(dòng) | 200fF 負(fù)載 | 0 | 6 | ns | |
| tOD | SDO 輸出延遲 | 200fF 負(fù)載 | 0 | 6 | ns | |
| tCSS | SCS 設(shè)置 | 8 | ns | |||
| tCSH | SCS 保持 | 1.5 | ns | |||
| tIAG | 接入間隙 | 16 | ns | |||
| tCRS | SCS 設(shè)置為 RESET | RESET 上升沿 | 0 | ns | ||
| tCSH | SCS 保持至 RESET | RESET 上升沿 | 30 | ns | ||
| 快速重新配置 (FR) 和觸發(fā)接口 | ||||||
| FTRIGCLK | FRCLK 頻率 | 200 | MHz | |||
| tTRIGCLK_P | FRCLK 周期 | 5 | ns | |||
| tTRIGCLK_PH | FRCLK 脈沖寬度高電平 | 2.4 | ns | |||
| t FRCLK_PL | FRCLK 脈沖寬度低電平 | 2.4 | ns | |||
| t TRIG0_3_SU | TRIG[3:0] 設(shè)置 | 相對(duì)于 TRIGCLK 輸出上升沿(3) | 2.6 | ns | ||
| tTRIG0_3_H | TRIG[3:0] 保持 | 相對(duì)于 TRIGCLK 輸出上升沿(3) | 0.5 | ns | ||
| tTRIG4_SU | TRIG4 設(shè)置 | 相對(duì)于 TRIGCLK 輸出上升沿(3) | 2.5 | ns | ||
| tTRIG4_H | TRIG4 保持 | 相對(duì)于 TRIGCLK 輸出上升沿(3) | 0.6 | ns | ||
| tFR_IAG | 接入間隙 | 5 | ns | |||
| tFR_PFIRWAIT | 設(shè)置 FR_PFIR_PROG = 1 后的等待時(shí)間 | 1024 | DACCLK | |||
| PLL/VCO 特性 | ||||||
| fREF | 參考時(shí)鐘頻率 | 0.1 | 3 | GHz | ||
| fDACCLK | 具有轉(zhuǎn)換器 PLL/VCO 的 DAC 采樣時(shí)鐘 | 8.125 | 17 | GHz | ||
| PLLRATIO | 基準(zhǔn)時(shí)鐘與 VCO 頻率之比(4) | 6 | 255 | |||
| PLLDIV | VCO 頻率與 DAC 采樣時(shí)鐘之比 | 1 | 1 | |||
| PNPLL | PLL/VCO 相位噪聲,fREF = 2GHz(1) | fVCO= 16GHz,100Hz 偏移 | -102 | dBc/Hz | ||
| fVCO= 16GHz,1KHz 偏移 | -112 | dBc/Hz | ||||
| fVCO= 16GHz,10kHz 偏移 | -122 | dBc/Hz | ||||
| fVCO= 16GHz,100kHz 偏移 | -129 | dBc/Hz | ||||
| fVCO= 16GHz,1MHz 偏移 | -132 | dBc/Hz | ||||
| fVCO= 16GHz,10MHz 偏移 | -130 | dBc/Hz | ||||
| fVCO= 16GHz,100MHz 偏移 | -139 | dBc/Hz | ||||
| PNPLLINT | 1kHz 至100MHz,fREF = 2GHz(1) | fVCO = 20GHz | -55 | dBc | ||