ZHCSYD5 June 2025 DAC39RF20
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
在正常運行期間,集成式 PLL 使用來自器件時鐘樹的基準時鐘來生成可從中獲取比特率的更高頻率的時鐘?;鶞蕰r鐘頻率 (FREF) 可以在開關(guān)特性中指定的范圍內(nèi)。PLL VCO (FVCO) 生成的時鐘頻率由乘法因子 MPY 設(shè)置根據(jù)以下公式確定:
VCO 輸出頻率 (FVCO) 必須在開關(guān)特性中指定的范圍內(nèi)。
線路速率 (FBIT) 和 PLL 輸出時鐘頻率 (FVCO) 之間的關(guān)系取決于用戶定義的 RATE 設(shè)置:
JESD PHY 獨立于 PLL,包括額外的頻率轉(zhuǎn)換以支持各種線路速率。具體請參閱表 7-34。